第5章-锁存器和触发器.docVIP

　锁存器和触发器 5、２ 锁 存 器 5、2、1 分析图题５、2。1所示电路的功能,列出功能表。 解:由逻辑电路图,能够得到Ｑ端和端得逻辑表达式 依照上面两式,能够得到该锁存器的功能表,如表题解５。2、1所示、 用CMOS电路7４HＣＴ02或非门构成消除机械开关抖动影响的电路如图题5。2、2所示,试画出在开关S由位置Ａ到B时Q和端的波形。如改用TＴL电路 7４LS02实现,R1、R2取值的大致范围为多少?整个电路的功耗发生什么变化? 解:　如图题5、2。2所示,开关接通A点时,Q=０,=1、当开关触点拨离A点瞬间,由于＝1的作用,其抖动可不能影响Q=0的状态。在开关悬空期间,锁存器保持状态不变。开关触点第一次接通B点,就使翻转为０,Ｑ翻转为1、此时开关触点已离开A点,在Q=1的作用下,即使触点的抖动会使B点电平发生跳动,也可不能改变=0的状态、该过程中的Q和的波形如图题解５、2。2(a)所示。 假如改用TＴL电路74LS02实现,由于其输入电路如图题解５、2。2(ｂ)点画线框 内所示,因此当开关未接通A点时,电源﹢ＶCC将通过集成电路内部的电阻r1和肖特基二极管D1向电路外接电阻R1注入电流。假如R1阻值过大,在该电阻上产生的压降有估计超过TTL电路所允许的低电平输入电压最大值,从而电路估计发生逻辑混乱。 能够列出下列不等式 74LS系列电路规定VCC=﹢5V,=0。8Ｖ。74LS０2中,r?1的典型值为20ｋΩ,肖特基二极管正向导通时的典型压降=0、4V、将上述参数代入不等式,可得R１≤４、2kΩ。 为了降低电路功耗,R1取值不宜过小,一般应大于500Ω。因此Ｒ１得取值范围应为　　　 5０0Ω≤R1≤4。2kΩ 的取值与R1相同。 TTL电路的静态功耗大于CMＯS电路,同时考虑到R1和Ｒ２的功耗,用74LS０２构成图题５。２、2所示的电路,功耗将显著增大。 若图5、2、8(a)所示电路的初始状态为Q＝１,Ｅ、S、Ｒ端的输入信号如图题5、2。5所示,试画出相应Q和端的波形。 解:设初态Q=1,依照图题5。2、5所示波形,推导出图5、2。8(a)电路的输出端Q和的波形如图题解５、2。５所示。 5、3 触发器的电路结构和工作原理 ５。３。1 　触发器的逻辑电路如图题5、3、１所示,确定其属于何种电路结构的触发器并分析工作原理。 解:图题5、3、1所示电路是由两个传输门控Ｄ锁存器级联构成的S主从Ｄ触发器、其中G１、Ｇ2构成主锁存器,Ｇ3、G4构成从锁存器、、分别为直截了当置 １端和直截了当置０端,当触发器处于以下触发工作状态时,应将它们置为高电平。 (1)当CP=0时,,ＴG1和TＧ４导通,ＴG2和TG3断开。D端信号进入主锁存器,G1输出为,并随D变化。由于TG３断开、TG4导通,主、从锁存器相互隔离,从锁存器构成双稳态存储单元,使触发器输出维持原来的状态不变。 (2)当CＰ由0跳变到1后,0,Ｃ=1,TＧ1和TG4断开,TG2和TG3导通。这时Ｄ端与主锁存器之间的联系被切断,ＴG2的导通使主锁存器维持在ＣＰ上升沿到来前瞬间的状态、同时由于TG3导通,G1输出信号送至Ｑ端,得到=D,并在CP＝1期间维持不变。 (3)当CＰ由1跳变到0后,则再次重复(1)的过程。 ５、3、2 触发器的逻辑电路如图题5、３、2所示,确定其应属于何种电路结构的触发器。 解:图题5、3、2所示的电路是由两个逻辑门控ＳR锁存器级联构成的主从ＳR触发器、 ５。4　 触发器的逻辑功能 5。4、1 上升沿触发和下降沿触发的D触发器逻辑符号及时钟信号ＣP()和D的波形如图题5、4、1所示。分别画出它们的Q端波形。设触发器的初始状态为０。 解:设触发的触发器输出波形为Q１,CP触发的触发器输出的波形为Q2,二者波形如图题解5、４、1所示。 设下降沿触发的JK触发器初始状态为0,、J、K信号如图题５、4、3所示,试画出触发器Q端的输出波形。 解:Q端的波形如图题解５、4。3所示。 逻辑电路如图题5。4。4所示,试画出在CＰ作用下,φ0、φ1、φ２和φ3的波形、 解:由逻辑电路图和ＳR触发器特性方程 可列出表达式 设初态Q1=Q0=0,列出真值表,如表题解５、4。4所示。继而画出波形图。如图题解5、4、4所示。 5、４。5 电路如图题5、４、５所示,设各触发器的初态为0,画出在脉冲作用下Q端的波形、 解:由ＪK触发器的特性方程,对比图题５、４。5各触发器电路可得: 因此,画出各触发器Ｑ端的波形,如图题解５、4、5所示、 5、4、6逻辑电路如图题５、4、6所示,已知和X的波形,试画出Ｑ1和Ｑ２的波形、触发器的初始状态为0、 5、４、7 逻辑电路如图题5。4、7所示,已知和A的波形,画出触发器Q端的波形,设触发器的初始状态为０。 解:如题５、4