组合逻辑电路的VHDL描述、竞争与冒险.pptxVIP

第九讲组合逻辑电路分析与设计1、VHDL语言介绍2、组合逻辑电路VHDL描述3、组合逻辑电路中的竞争与冒险第一页，共三十八页。VHDL介绍VHDL:Very High Speed Integrated Circuit Hardware Description Language，即超高速集成电路硬件描述语言。 VHDL作为IEEE标准的硬件描述语言和EDA的重要组成部分，经过几十年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段，在电子设计领域受到了普遍的认同和广泛的接受，成为现代EDA领域的首选硬件设计语言。专家认为，在新世纪中，VHDL与Verilog语言将承担起几乎全部的数字系统设计任务。第十讲 组合逻辑电路的VHDL描述、竞争与冒险第二页，共三十八页。库、程序包设计实体实体（ENTITY）结构体（ARCHITECTURE）进程或其它并行结构配置（CONFIGURATION）VHDL介绍第十讲 组合逻辑电路的VHDL描述、竞争与冒险第三页，共三十八页。VHDL介绍1、库、程序包库（LIBRARY）——存放预先设计好的程序包和数据的集合体。程序包（PACKAGE）——将已定义的数据类型、元件调用说明及子程序收集在一起，供VHDL设计实体共享和调用，若干个包则形成库。IEEE库包括：STD_LOGIC_1164STD_LOGIC_ARITH——是SYNOPSYS公司加入IEEE库程序包，包括：STD_LOGIC_SIGNED（有符号数）STD_LOGIC_UNSIGNED（无符号数）第十讲 组合逻辑电路的VHDL描述、竞争与冒险第四页，共三十八页。VHDL介绍STD_LOGIC_SMALL_INT(小整型数)VHDL ’87版本使用IEEE STD 1076-1987 语法标准VHDL ’93版本使用IEEE STD 1076-1993 语法标准例：LIBRARY IEEE描述器件的输入、输出端口数据类型中将要用到的IEEE的标准库中的STD_LOGIC_1164程序包。第十讲 组合逻辑电路的VHDL描述、竞争与冒险第五页，共三十八页。VHDL介绍2、实体（ENTITY）说明格式： ENTITY 实体名 IS [类属参数说明] [端口说明] END 实体名； 规则：（1）类属参数说明必须放在端口说明之前，用于指定如矢量位数、延迟时间等参数。例如 GENERIC（m：TIME：=1 ns）；--说明m是一个值为1ns的时间参数则程序语句：tmp1 = d0 AND se1 AFTER m；--表示d0 AND se1经1ns延迟后才送到tem1。第十讲 组合逻辑电路的VHDL描述、竞争与冒险第六页，共三十八页。VHDL介绍（2）端口说明是描述器件的外部接口信号的说明，相当于器件的引脚说明。其格式为：PORT（端口名{，端口名}：方向 数据类型名； ： 端口名{，端口名}：方向 数据类型名）； 例如：PORT（a，b：IN STD_LOGIC； s：IN STD_LOGIC； y：OUT STD_LOGIC）；第十讲 组合逻辑电路的VHDL描述、竞争与冒险第七页，共三十八页。D QBUFFER 端口VHDL介绍端口方向包括：IN；--输入， 符号：OUT；--输出， 符号：INOUT；--双向， 符号：BUFFER；--具有读功能的输出，符号：第十讲 组合逻辑电路的VHDL描述、竞争与冒险第八页，共三十八页。例：用VHDL语言编写的实体声明：library ieee;use ieee.std_logic_1164.all;entity? or_gate? is port? (?a : in? bit ; b :? in? bit ; c:? out? bit );end or_gate ;上面的实体声明描述了一个或门单元，它有三个引脚a、b、c。给出了三个引脚a、b、c的参数；in和out数据类型是bit。第九页，共三十八页。VHDL介绍3、结构体（ARCHITECTURE）基本设计单元的实体，用于指明设计基本单元的行为、元件及内部连接关系，即定义设计单元的功能。 结构体的结构：ARCHITECTURE 结构体名 OF 实体名 IS[说明语句]；--为内部信号、常数、数据类型、函数定义BEGIN[功能描述语句]END ARCHITECTURE 结构体名；第十讲 组合逻辑电路的VHDL描述、竞争与冒险第十页，共三十八页。VHDL介绍例如：或门的结构体ARCHITECTURE or1 OF temp1 IS SIGNAL y：STD_LOGIC；BEGIN y=a OR b；END ARCHITECTURE or1；第十讲 组合逻辑电路的VHDL描述