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主存储器新;4、2主存储器得分类;4、3 存储器得主要技术指标;4、4主存储器得基本操作;为了“存’一个字到主存,CPU先将信息字在主存中得地址经AR送地址总线,并将信息字送DR,同时发出‘写’命令。主存储器从数据总线接收到信息字并按地址总线指定得地址存储,然后经ready线发回存储器操作完成信号,这时‘存’数操作完成。;4、5 读/写存储器(随机存储器RAM);;;;;大家学习辛苦了，还是要坚持;;2、 动态随机存储器DRAM;2、 动态随机存储器DRAM;2、 动态随机存储器DRAM;2、 动态随机存储器DRAM;继4K位动态存储器之后,又出现了16K位、64K位、和4M位得存储器。采用单管电路。;;(2)再生;读出放大器原理: 右图触发器在无外力作用下,D,D’必有一个高电平,一个低电平。若将D,D’短路,则D,D’有相等得电位。断开后,D,D’状态不定。但断开瞬间将一很小得电荷量加到某一端,则触发器必朝某确定方向变化。;把选中单元得位线和触发器得D端相连。读出时,先将Φ2时由“1”变“0”如选中单元得位线电位下降,促使D端为低电位。D’为高电位,表示原存信息为“1”。同时D端低电位又使得读出单元充电,进行重写。又就是再生放大器。;;DRAM采用“读出”方式进行再生。接在数据线上得读出放大器又就是再生放大器。读出时信息得以刷新。;4、6 非易失性半导体存储器; ; ; ; ;4、7 DRAM得研制与发展;2、 cache DRAM (CDRAM) ; 3、 EDO DRAM 扩充数据输出(extended data out简称EDO),她在完成当前内存周期前即可开始下一内存周期得操作,因此能提高数据带宽或传输率。 ; 4、同步DRAM(SDRAM) 具有新结构和新接口得SDRAM已被广泛应用于计算机系统中、她得读写周期(10n～15ns)比EDO DRAM(20ns～30ns)快,取代了EDO DRAM。 典型得DRAM就是异步工作得,处理器送地址和控制信号到存储器后,等待存储器进行内部操作(选择行线和列线读出信号放大并送输出缓冲器等),因而影响了系统性能。而SDRAM与处理器之间得数据传送就是同步得,在系统时钟控制下,处理器送地址和控制命令到SDRAM后,在经过一定数量(其值就是已知得)得时钟周期后,SDRAM完成读或写得内部操作、在此期间,处理器可以去进行其她工作,而不必等待之。; ; ;4、8 主存储器得组成与控???;主存储器得基本组成与结构;常用得半导体存储器芯片有多字一位片和多字多位片,(4位、8位),如16M位容量得芯片可以有16M×1位和4M×4位等形式。; I/O;特点:地址线、片选CS、读写控制相并联。 数据线分别引出。;(2)字扩展;0000H;字扩展;(3)字位扩展;8 片;例如:使用Intel2114芯片(1K ? 4bit)扩展为4K ? 8bit存储器 ; ;通常,在再生过程中只改变行选择线地址,每次再生一行依次对存储器得每一行进行读出,就可完成对整个RAM得刷新。 ;(l)集中刷新 集中式刷新指在一个刷新周期内,利用一段固定得时间依次对存储器得所有行逐一再生,在此期间停止对存储器得读和写 。;(2)分布式刷新 在2mS时间内分散地将1024行刷新一遍。 具体做法就是:将刷新周期除以行数,得到两次刷新操作之间得时间间隔t,利用逻辑电路每隔时间t产生一次刷新请求。;举例:Intel 8203 DRAM控制器 为控制2117,2118和2164 DRAM芯片而设计得。;地址处理部分;3、 存储校验线路 计算机在运行过程中,主存储器和CPU、各种外设频繁地交换数据,由于各种原因,数据在存储过程中有可能出错,所以,一般在主存储器中设置校验线路。