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低功耗模拟前端电路设计 超低功耗、高集成的模拟前端芯片MAX5865 是针对便携式通信设备，例如手机、PDA 、WLAN 以及 3G 无线终端而设计的，芯片内部集成了双路8 位接收ADC 和双路 10 位发送 DAC ，可在 40Msps 转换速率下提供超低功耗与更高的动 态性能。芯片中的 ADC 模拟输入放大器为全差分结构，可以接受 1V  P-P 满量程 信号；而 DAC 模拟输出则是全差分信号，在 1.4V 共模电压下的满量程输出范围 为 400mV 。利用兼容于 SPITM 和 MICROWIRETM 的 3 线串行接口可对工作模式进行控制，并可进行电源管理，同时可以选择关断、空闲、待机、发送、接收及收发模式。通过 3 线串口将器件配置为发送、接收或收发模式，可使 MAX5865 工作在 FDD 或 TDD 系统。在 TDD 模式下，接收与发送 DAC 可以共用数字总线，并可将数字I/O的数目减少到一组 10 位并行多路复用总线；而在FDD 模式下，MAX5865 的数字 I/O可以被配置为 18 位并行多路复用总线，以满足双 8 位ADC 与双 10 位 DAC 的需要。 1、MAX5865 的工作原理 图 1 所示为 MAX5865 内部结构原理框图，其中，ADC 采用七级、全差分、流水线结构，可以在低功耗下进行高速转换。每半个时钟周期对输入信号进行一次采样。包括输出锁存延时在内，通道I的总延迟时间为 5 个时钟周期，而通道Q 则为 5.5个时钟周期，图 2 给出了 ADC 时钟、模拟输入以及相应输出数据之 间的时序关系。ADC 的满量程模拟输入范围为 V  REF ,共模输入范围为 V /2±0.2V。V DD REF 为 V REFP 与 V REFN 之差。由于 MAX5865 中的 ADC 前端带有 宽带 T/H 放大器，因此，ADC 能够跟踪并采样/保持高频模拟输入奈魁斯特频 率。使用时可以通过差分方式或单端方式驱动两路 ADC 输入 IA+，QA+ ，IA- 与 QA- 。为了获得最佳性能，应该使 IA+ 与 IA-以及 QA+ 与 QA- 间的阻抗相匹配， 并将共模电压设定为电源电压的一半 V DD /2。ADC 数字逻辑输出 DA0~DA7 的逻 辑电平由 OV DD 决定，OV DD 的取值范围为 1.8V 至 V DD ，输出编码为偏移二进制 码。数字输出 DA0~DA7 的容性负载必须尽可能低15pF，以避免大的数字电流 反馈到 MAX5865 的模拟部分而降低系统的动态性能。通过数字输出端的缓冲器可将其与大的容性负载相隔离。而在数字输出端靠近 MAX5865 的地方串联一个100Ω电阻，则有助于改善 ADC 性能。 MAX5865 的 10 位 DAC 可以工作在高达 40MHz 的时钟速率下，两路DAC 的数字输入DD0~DD9 将复用10 位总线 电压基准决定了数据转换器的满量程输出。DAC 采用电流阵列技术，用 1mA 、1.024V 基准下，满量程输出电流驱动 400Ω 内部电阻可得到±400mV 的满量程差分输出电压。而采用差分输出设计时，将模拟输出偏置在 1.4V 共模电压，则可驱动输入阻抗大于 70kΩ的差分输入级，从而简化 RF 正交上变频器与模拟前端电路的接口。RF 上变频器需要 1.3V 至 1.5V 的共模偏压，内部直流共模偏压在保持每个发送 DAC 整个动态范围的同时可以省去分立的电平偏移设置电阻，而且不需要编码发生器产生电平偏移。图 2(b) 给出了时钟、输入数据与模拟输出之间的时序关系。一般情况下，I通道数据 ID 在时钟信号的下降沿锁存，Q 通道数据 QD 则在时钟信号的上升沿锁存。I与 Q 通道的输出同时在时钟信号的下一个上升沿被刷新 3 线串口可用来控制 MAX5865 的工作模式。上电时，首先必须通过编程使MAX5865 工作在所希望的模式下。利用 3 线串口对器件编程可以使器件工作在关断、空闲、待机、Rx 、Tx 或 Xcvr 模式下，同时可由一个8 位数据寄存器来设置工作模式，并可在所有六种模式下使串口均保持有效。在关断模式下， MAX5865 的模拟电路均被关断，ADC 的数字输出被置为三态模式，从而最大限度地降低了功耗；而空闲模式时，只有基准与时钟分配电路上电，所有其它功能电路均被关断，ADC 输出被强制为高阻态。而在待机状态下，只有ADC 基准上电，器件的其它功能电路均关断，流水线ADC 亦被关断，DA0~DA7 为高阻态。 2、MAX5865 的典型应用 MAX5865 能以 FDD 或 TDD 模式工作在各种不同的应用中， 如在WCDMA-3GPPFDD 与 4G 技术的 FDD 应用中工作于 Xcvr 模式