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IC 设计中的功耗分析的流程 首先声明本文所讲的范围，在这篇文章中，是采用 synopsys 的设计流程， 对数字电路进行功耗分析，生成功耗分析报告的流程。分析的对象是逻辑综合之后布局布线之前的功耗分析，以及布局布线之后的功耗分析。 Synopsys 做功耗分析使用到的工具是：Primetime PX, PrimeRail。PTPX 可以在逻辑综合之后就进行功耗预估。PrimeTimePX 是集成在PrimeTime 里面的工具， 虽然他可以做功耗分析，但是毕竟不是 sign-off 工具。真正到最后的 sign-off,如果对功耗的要求很高的话，依然要用 PrimeRail 进行分析，所以，我们只要用到PrimeTime PX 来做功耗分析就够了。 上图是布局布线后和逻辑综合后进行功耗分析的流程。一. 逻辑综合后的功耗分析 所用到的文件有：1. 逻辑综合后的 verilog 文件 静态时序分析时用到的约束文件 RTL 的仿真文件，我用的是 VCD，毕竟标准各个仿真器都支持~ 有功耗信息的库文件.db，这个库文件可以 report 一个库里的 cell，看是否有。 有了这些文件之后，就可以做功耗分析了。下面说一下功耗分析的流程： 允许功耗分析功能 set power_enable_analysis 设置分析模式 setpower_analysis_mode。他的模式有两种，一种是 average 模式，不用仿真文件，另一种是 time-based 模式，是根据时序仿真文件来确定activityfactor。 读入设计和库文件 指定 operating condition 时序分析 update_timing 获取 activity data 如果是 RTL 级别的网表文件，要用-rtl 来告诉 pt 之前指定的 vcd file 是布局布线之前的。如果 VCD 是 zero_delay 的仿真，也就是说是纯纯的 functional simulation 的话，应该家用-zero_delay 选项。如果都为指定，pt 默认是 gate-level。 设置功耗分析选项 set_power_analysis_options ： -static_leakage_only option of the set_power_analysis_optionscommand is supported only in theaveraged power analysis mode. -waveform_interval, -cycle_accurate_cycle_count,-cycle_accurate_clock,-waveform_format, -waveform_output, -include, and -include_groupsoptions are supported only in the time-based poweranalysis mode. 功耗分析 update_power 生成功耗分析报告 report_power 要说明的是，PTPX 是 primetime 的一个增强功能，只用一个 PT 脚本就可以了，我把自己的 pt 脚本拿出来分享一下: file: pt.tcl ########################################### # Set the power analysis mode ########################################### set power_enable_analysis true; set power_analysis_mode averaged; ########################################### # read and link the gatelevel netlist ########################################### set search_path ../source db ./ ./result set link_library typical.db set target_library typical.db read_verilog jnd_90s.v set top_name jnd current_design JND link ########################################### # Read SDC and set transition time orannotate parasitics ########################################### read_sdc pt