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R=1，S=1 时 ；Qn、Qn 同时为0 ，这与RS触发 器定义同时有Qn和 Qn 态相矛盾，而且当R=0，S=0 再出现时不会保持，而会发生振荡，因而不允许 R=1，S=1 情况 出现。 要在电路前端采取措施避免 这种情况产生。 R S Qn Qn 1 0 0 1 0 1 1 0 0 0 Qn-1 Qn-1 1 1 0 0 R Q s Q * 第三十一页，共七十五页，2022年，8月28日 锁存器： 从不完整的非同步赋值语句中能够综合出锁存器。电平敏感。 y Latch clk a PROCESS(clk,a) PROCESS(clk,a) * 第三十二页，共七十五页，2022年，8月28日 Clk A b Y Clk A b Y Clk Clk Clk Y * 第三十三页，共七十五页，2022年，8月28日 clk a b y Latch * 第三十四页，共七十五页，2022年，8月28日 ? 展平(续) 时序逻辑 根据 VHDL原码 产生一个与实现技术无关的通用原理图(generic schematic) 可以综合的只是VHDL的子集(尚未标准化) 其中,基本的时序元件包括: R—S 触发器 锁存器--Latch 触发器--Trigger * 第三十五页，共七十五页，2022年，8月28日 触发器: 边缘敏感触发器为同步操作时序逻辑元件，其输出由输入时钟所规定时刻的数据输入确定,可想象为对数据的采样控制。 a. 每一个同步赋值的信号对应一个触发器 b. 每个进程只允许有一个时钟 c. 最基本的触发器为D触发器,其形式为带时钟 控制的简单赋值语句,且数据输出由时钟触发 * 第三十六页，共七十五页，2022年，8月28日 D 触发器 architecture RTL of D Register is begin process （clk） begin if clk’event and clk=“1” then Q = D end if end process end RTL； clk D Q Q D * 第三十七页，共七十五页，2022年，8月28日 优化 时序优化—状态优化 状态减少：即寄存器个数减少，合并等价状态、删除冗余状态； 状态分配：将最小状态表中的每个状态分配一个状态变量的编码，目标是造价最低（数字逻辑理论） 组合逻辑优化—面积小、速度快 ? 面积小—用与门和或门输入端数之和表示面积大小。 ? 速度快—二级逻辑与或非门速度最快，级数多则慢 往往矛盾，根据需要折衷 * 第三十八页，共七十五页，2022年，8月28日 时序优化 时序电路： 输出信号out不仅依赖于输入信号in的当前值；还依赖于输入信号in的历史值。 时序电路的记忆元件若是在统一的时钟激励下发生状态转换，则称为同步时序电路。 组合逻辑电路 记忆元件 输入in 输出out 次态next 当前状态state * 第三十九页，共七十五页，2022年，8月28日 串并转换器 框图 时钟后沿触发; R :同步复位信号; A :下一拍输入D有效; 收集D串行数据4位, 并行输出在Z上; DONE与Z输出在同一周期,提示目标器件数据在Z上; 同时A下一脉冲到来,指示新数据将在下一时钟周期到达D; 否则器件在送完并行数据以后,进入复位状态,等待新数据到来. 规范 * 第四十页，共七十五页，2022年，8月28日 时序图 状态优化 * 第四十一页，共七十五页，2022年，8月28日 时序机状态图 * 第四十二页，共七十五页，2022年，8月28日 状态表 1.用枚举类型来表示状态 2.将状态表编