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本发明提供了一种对加法器进行时序分析的方法及装置，通过将有加法器属性的逻辑单元Cell都单独提取出来重新封装成加法器箱子，从而使加法器逻辑单元独立出来，并且发现，加法器在时序分析时，其时序计算只与信号所输入的端口以及输出端口有关，因此预先计算出每个输入端口到各输出端口的延时并保存，在以后的时序分析中，对于加法器，只需要提取保存的时序延时即可，由于在一个FPGA中，有很多的加法器，通过本发明的方法，可以节省大量的延时计算时间，提高了时序分析的速度。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116029238 A
(43)申请公布日 2023.04.28
(21)申请号 202310301691.8
(22)申请日 2023.03.27
(71)申请人 中科亿海微电子科技（苏州）有限公
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