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创建FPGA电路的时延模型和获取时延的方法及设备.pdfVIP

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  • 2023-05-15 发布于四川
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创建FPGA电路的时延模型和获取时延的方法及设备.pdf

    本发明实施例提供一种创建FPGA电路的时延模型和获取时延的方法及设备，该方法包括：基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚确定从与输出引脚紧邻且位于其下游的第一连接盒到与输入引脚紧邻且位于其上游的第二连接盒的路径计算路径的路径时延；将任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚和路径时延保存于路径时延表中。本发明实施例的技术方案可以减少保存大量长线段的组合类型及其对应的时延所需的存储空间。

    (19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 114722770 A (43)申请公布日 2022.07.08 (21)申请号 202110013940.4 (22)申请日 2021.01.06 (71)申请人 上海复旦微电子集团股份有限公司 地址

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