基于FPGA的数字复接系统的设计.pdf

学生毕业设计（论文）原创性声明 本人以信誉声明：所呈交的毕业设计（论文）是在导师的指导下进行 的设计（研究）工作及取得的成果，设计（论文）中引用他（她）人的文 献、数据、图件、资料均已明确标注出，论文中的结论和结果为本人独立 完成，不包含他人成果及为获得重庆工程学院或其它教育机构的学位或证 书而使用其材料。与我一同工作的同志对本设计（研究）所做的任何贡献 均已在论文中作了明确的说明并表示了谢意。 毕业设计（论文）作者（签字）： 年 月 日 摘 要 在数字通信网中，为了扩大传输容量，提高传输效率，通常采用数字复接技术将多 [1] 个低速比特流组合成高速比特流，通过高速信道进行传输 。 本设计的数字复接系统的主要功能是将四个支路的不同速率的八位数据先通过 RAM 存储器进行缓存，然后由复接时钟提取数据，进行并串转换和帧同步码与数据标志位插 入形成各自的子帧格式，再将其按复接帧复接成一路 4Mbit/s 的高速数据流，在分接前 进行帧同步码检测，再将此高速数据流经过分接器提取帧同步码，根据数据标志位将各 路数据分离出来存入不同 RAM 中，按照各自速率从缓存器中取出四路数据进行传送，由 此完成分接。 系统原理图是采用 AltiumDsigner16 进行绘制，各个模块的功能在 quartus II 的编 译环境下进行了设计验证，采用 verilog HDL 语言进行程序编写，在 Modelsim 中进行波 形仿真，仿真结果证明，本系统设计有效保证了数据传输的完整性，实现了数字复接功 能。 关键词：数字通信网 FPGA 帧同步 数字复接 数字分接 Ⅰ ABSTRACT In digital communication network, in order to expand transmission capacity and improve transmission efficiency, digital multiconnection technology is usually adopted to combine multiple low-speed bitstreams into high-speed bitstreams for transmission through high-speed channels [1]. The design of digital multiplex systems main function is to four branch of different rate of eight data through the RAM cache first, and then by multiplex clock to extract data, and string conversion and frame synchronization code and data mark an insert to form their own child frame format, press it after meet frame after pick up 4 mbit/s high speed data flow all the way, before the tap test frame synchronization code, then the high speed data flow through excessive splicer extract frame synchronization code, according to the data flags to isolate various data stored in RAM, according to their rate from the cache