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VHDL实验报告 数字密码锁 专业：信息工程 学号： 姓名： 2020年12月 实验任务及设计要求 一、安锁状态 按下开关键SETUP，密码设置灯亮时，方可进行密码设置操作。设置初始密码0~9（或二进制四位数），必要时能够改换。再按SETUP键，密码有效。 二、开锁状态 （1）按启动键(START)启动开锁程序，现在系统内部是初始状态。 （2）依次键入0~9（或二进制四位数）。 （3）按开门键（OPEN）预备开门。假设按上述程序执行且拨号正确，那么开门指示灯A亮，假设按错密码或未按上述程序执行，那么按动开门键OPEN后，警报装置鸣叫，B灯亮。 （4）开锁处置事务完毕后，应将门关上，按SETUP键使系统从头进入安锁状态。假设在报警状态，按SETUP键或START键不起作用，应按RESET键才能使系统进入安锁状态。 3、利用者如按错密码，可在按OPEN键之前，按RESET键从头启动开锁程序。 4、用层次化设计方式设计该电路，编写各个功能模块的程序。 仿真各功能模块，通过观看有关波形确认电路设计是不是正确。 完成电路设计后，用实验系统下载验证设计的正确性。 二、系统结构 锁存器1与门 锁存器1 与门 开锁控制 比较器 锁存器2 与门 非门 SETUP键 A灯 OPEN键 RESET CLK B灯 反馈信号 反馈信号 密码输入 反馈信号 START键 蜂鸣器 图一 系统原理图 一、锁存器：用于实现设定密码（锁存器1）和输入密码锁存器2的存储。 二、比较器：用于将设定密码与输入密码相较较。其中，CLK为外部输入的时钟信号。假设输入密码正确，那么A灯亮；不然B灯亮。同时比较器输出与CLK一样的信号，驱动蜂鸣器发出警报声。 3、开锁操纵器：当反馈信号下降沿来到时，开锁操纵输出低电平，用于在输入错误密码后，禁止再次安锁；当RESET脚位高电平常，开锁操纵输出高电平，打开与门，这时锁存器1使能端的转变受控于SETUP键，从头进入安锁状态。 4、LED显示：用于设定密码或输入密码的显示。此项设计的目的是为了在下载演示时，能清楚地看到设置和输入的密码值。 硬件电路设计 一、设密码模块 设密码模块如以下图所示，包括复位键（RESET），密码设定选择键（SETUP），反馈信号（FD）和信号输出（CODE_OUT）和LED输出。设密码模块要紧用于密码锁的复位和密码设定。 图二 设密码模块的程序设计： library ieee; use latch4 is port(setup,oe,reset,fd:in std_logic; code_in:in std_logic_vector(3 downto 0); code_out:out std_logic_vector(3 downto 0); led:out std_logic_vector(3 downto 0)); end entity; architecture behav of latch4 is signal temp_code:std_logic_vector(3 downto 0); begin process(setup,fd,oe) variable temp_ena:std_logic; variable ena:std_logic; begin if fdevent and fd=0 then temp_ena:=1; end if; ena:=setup and (not temp_ena); if reset=0 then temp_ena:=0; elsif ena=1 then temp_code=code_in; end if; if oe=1 then code_out=temp_code; led=temp_code; end if; end process; end behav; 二、密码输入模块 密码设定输入模块要紧用于设密码时输入密码。如图START确实是输入密码键，每当按下且是下降沿时，输出加1，输出是4位二进制，及是0~A。SETUP键是前提条件，只有当他为高电平常START键才有效。 图三 密码设定输入模块的程序设计： library ieee; use latch4_2 is port(start,fd,reset:in std_logic; code_in:in std_logic_vector(3 downto 0); code_out,led:out std_logic_