失效机制的教案.pptxVIP

失效机制的教案第1页/共57页 目的 集成电路版图会造成多种类型失效，所以设计者必须了解潜在的薄弱环节，在集成电路中加入保护措施以防止失效。第2页/共57页 电过应力电迁移静电泄放天线效应介质击穿过电应力第3页/共57页 电过应力ESD 静电泄放（简称ESD， electrostatic discharge ）是由静电引起的一种电过应力形式，在版图设计时，一般对易损的焊盘增加特殊的保护结构来使ESD失效降至最低。 ESD是芯片制造和使用过程中最易造成芯片损坏的因素之一。第4页/共57页 电过应力ESD美国国家半导体公司统计的客户定制的芯片设计失败的原因第5页/共57页 电过应力ESDESD产生的主要途径人体接触：带静电的人手触摸芯片机器接触：制造过程中，与机器接触自产生电荷：已封装芯片在组合或运输过程中产生电荷第6页/共57页 电过应力ESD 人体在某种环境中可以存放1.5KV~2KV的静电压，这样高的电压可产生1.3A的峰值电流，如果施以未保护的芯片的PAD上，将有可能击穿MOSFET的源漏通道或多晶硅栅。 常规IC一般要求可以承受2KV的静态电压，某些特殊IC要求承受20KV HBM的静电电压。第7页/共57页 电过应力ESD电压引起的破坏—介质击穿：击穿典型MOSFET的栅介质，导致栅和衬底短路。—结击穿：如果管脚连接着扩散区，那么在栅氧化层击穿之前还可能发生雪崩击穿第8页/共57页 电过应力ESD电流引起的破坏：—薄膜层发生破裂—极大的电流密度可使金属连线移动并穿过接触，使PN结短路第9页/共57页 电过应力ESD 在集成电路版图设计中，所有的易损管脚必须有与PAD连接的ESD保护结构。—只与MOS的栅或淀积电容电极连接的管脚极易受ESD损坏，所以在芯片的I/O PAD需特别注意ESD保护—连接到相对小扩散区的关键也容易出现ESD诱发的结损害，版图设计者一般会给这些管脚都增加ESD保护器件。—一些特殊的管脚可以抗ESD，因此可以不加防护。典型的功率管的管脚会与大的扩散区连接，这类管脚可以不加ESD保护电路。（注：具体PAD的ESD电路会在以后专门的章节里面介绍）第10页/共57页 电过应力电迁移 集成电路中电迁移是由极高的电流密度引起的缓慢的损耗现象，移动的载流子对静止的金属原子的影响引起了金属的逐渐移位。铝的电流密度接近5X105A/cm2时，电迁移现象变得很明显。由于金属层厚度很薄，所以在亚微米工艺中最小线宽的金属在几毫安的电流下就会出现电迁移。第11页/共57页 电过应力电迁移 电迁移引起金属原子逐渐移出，形成空隙，这使得连线的有效横截面积减小引起连线剩余部分的电流密度增大，电迁移现象更加明显并逐渐结合，最终切断连线，导致断路。第12页/共57页 电过应力电迁移 防止电迁移的主要方法是改善工艺。现代工艺中通常是在铝中掺入铜来增强抗电迁移能力。在深亚微米工艺中，逐渐使用纯铜来增加抗电迁移能力。 工艺技术可以减小电迁移，但是仍然存在不能超越的最大电流密度，因此每个工艺的设计规则都定义了单位宽度的最大允许的电流。对于不通过氧化层台阶的连线。典型值为2mA/um，通过氧化层台阶的连线，可承受的电流密度变差。比较保险的做法是按1mA/um的电流密度来布线。注意这只是典型值，不代所有给定的工艺。例如使用的CSMC 0.5um的工艺电流密度1.5mA/um，保险的做法可能是按照0.75mA/um的密度来进行布线。第13页/共57页 电过应力介质击穿 现代CMOS工艺和BiCMOS工艺使用超薄的介质层，典型5V CMOS工艺晶体管栅氧化层厚度只有20nm厚，1.8V(0.18um)的栅氧化层厚度9nm.所以如此薄的介质层极易受电过应力的损坏。第14页/共57页 电过应力天线效应第15页/共57页 电过应力天线效应 干法刻蚀需要使用很强的电场驱动离子源，在蚀刻gate poly和氧化层边的时候，电荷可能积累在gatepoly上，并产生电压足以使电流穿过gate的氧化层，虽然这种状况通常不会破坏gate氧化层，但会降低其绝缘程度。这种降低程度于gate氧化层面积内通过的电荷数成正比。每一poly区积累的正电荷与它的面积成正比，如果一块很小的gate氧化层连接到一块很大的poly图形时，就可能造成超出比例的破坏，因为大块的poly区就像一个天线一样收集电荷，所以这种效应称为天线效应。 天线效应也会发生在source/drain的离子植入时。第16页/共57页 电过应力天线效应 天线效应与poly和gate氧化层的面积之比成正比（对于pmo