实验57段数码显示译码器设计(6-1)1069.pdfVIP

实验5 7 段数码显示译码器设计(6-1) 实验目的(1) : 学习7段数码显示译码码器设计；学习VHDL的CASE语句应用及多层次设计方法。 （2）实验原理: 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是二进制，所以输出表达式都是十六进制 的，为了满足十六进制数的译码显示，最方便的方法就是利用译码器在FPGA/CPLD中来实观。 例6-18作为7段译码器，输出信号LED7S的7位分别接图6-17数码管的7个段，高位在左， 低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分 别接 1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没 有考虑表示小数点的发光管，如果要考虑，需要增加段 h，例 6-18中的 LED7S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为...(7 DOWNTO 0)。 实验内容(3) 1: 说明例6-18中各语句的含义，以及该例的整体功能。在Quartus II上对该例进行编 辑、编译、综合、适配、仿真，给出其所有佶号的时序仿真波形。 提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图6-18所示。 图6-17共阴数码管及其电路 图6-18 7段译码器仿真波形 【例6-18】7段译码电路设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DecL7S IS END ENTITY DecL7S; ARCHITECTURE one OF DecL7S IS BEGIN 1 PROCESS( A ) BEGIN CASE A(3 DOWNTO 0) IS “3F”  0 “06”  1 “5B”  2 “4F”  3 “66”  4 “6D”  5 “7D”  6 “07”  7 “7F”  8 “6F”  9 “77”  10 “7C”  11 “39”  12 “5E”  13 “79”  14 “71”  15 WHEN OTHERS =