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- 2023-06-26 发布于四川
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本发明公开一种基于存储器缩小芯片面积优化时序的方法，涉及芯片布局设计领域，本方法适用于芯片后端设计中拥有存储器并且芯片面积时序要求比较严格的情况，本发明专利优势在于利用EDA工具提取关键信息，使用TCL进行编写脚本，再利用脚本对存储器相关单元进行相关布局。有效避免因为存储器相关单元分布不合理导致的时序不满足的缺点，成功规避了因存储器相关单元分布距离较远互联线较长导致EDA工具在存储器相关路径缓冲器单元的过分使用缺点，从而优化时序缩小芯片面积，大大提高芯片的工作性能以及性价比。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116306464 A
(43)申请公布日 2023.06.23
(21)申请号 202310304358.2
(22)申请日 2023.03.27
(71)申请人 上海亿家芯集成电路设计有限公司
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