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2023-06-28 发布于四川
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本发明提供一种提高FPGA原型验证时序收敛的方法、系统、设备和存储介质，方法包括：读取设计文件，由顶至底分析设计结构中的时钟关系，并导出时钟的拓扑信息；读取时序报告并分析所述时序报告中时钟和时序关系情况，并结合所述时钟的拓扑信息生成时钟约束文件；以及统计时序报告中违例的时序路径所在源模块及目的模块的时序情况，并生成相关的模块级实现策略的配置文件。本发明对设计文件的时钟关系的分析和提取，对综合和实现阶段产生的时序报告进行自动化的分析及生成正确的时序约束，对存在严重为例路径分析并生成有实现阶段的模块

(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116341438 A (43)申请公布日 2023.06.27 (21)申请号 202310310520.1 G06F 30/323 (2020.01)

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