16Gbit-s高速串并收发器调试及交流耦合电容选取方案.docx

? ? 16Gbit/s高速串并收发器调试及交流耦合电容选取方案 ? ? 张秀均，于 治，宋林峰，季振凯 （无锡中微亿芯有限公司，江苏无锡 214072） 1 引言 随着高速数据传输技术的快速发展，国际上高速串并收发器（SerDes）的传输速率可达56 Gbit/s 乃至112 Gbit/s，如何改善高速SerDes 的传输性能已成为研究的热点问题［1］。由于测试条件的限制，目前国内高速SerDes 的传输测试速率大多在10.3125 Gbit/s。为了保证信号的传输质量，AC 耦合电容广泛应用于高速SerDes 传输［2］，因为AC 耦合电容能够消除收发模块间共模电压的失配，实现不同电压逻辑信号间的互连。耦合电容选取不当会造成码型抖动、信号传输质量恶化、误码率增加等。因此AC 耦合电容的选取对高速SerDes 传输至关重要。 相较于国外V7 系列12.5 Gbit/s 的SerDes 芯片，本研究基于公司研发的集成16 Gbit/s 高速SerDes 的FPGA 芯片，测试了不同速率下的SerDes 性能。基于可测性设计（DFT）［3］测试了不同速率下的眼图、抖动等性能参数，并通过理论分析和实际测试比较出不同速率下性能最好的AC 耦合电容值。 2 基于DFT 的高速SerDes 调试方法 2.1 高速SerDes 结构及参数 高速SerDes 由发送单元和接收单元组成，发端和收端的功能彼此相互独立且都包含物理媒介适配层（PMA）和物理编码子层（PCS）［4］，高速SerDes 电路结构如图1 所示。 图1 高速SerDes 电路结构 高速SerDes 的功能本质上是实现串并转换，发送端将并行信号经过8 B/10 B 编码转化为串行信号后经过信道传输再解码为并行信号处理［5］。为了保证数据在高速传输过程中的稳定性，发送端和接收端还包含加重/预加重、时钟驱动、均衡、时钟恢复等模块，每个模块都有自己对应的参数配置。如何配置各模块的参数在高速SerDes 调试过程中至关重要，经统计，SerDes 调试过程中需要修改的配置参数达上百个。 2.2 JTAG 边界扫描原理 联合测试工作组（JTAG）［6］是一种由国际统一标准认证的芯片内部DFT 测试协议。边界扫描是JTAG的常见应用，通常情况下，高速SerDes 测试采用JTAG 进行配置。通过控制内部状态机的TMS 输入接口、控制时钟的TCK 控制接口、控制传输数据的TDI输入接口以及数据输出的TDO 接口下载SerDes 信息。 2.3 DFT 调试原理 除了JTAG 外，本研究在高速SerDes 调试过程中，还利用集成误码率测试仪（IBERT）协助测试。IBERT是Xilinx 提供的用于调试FPGA 芯片内高速串行接口比特误码率性能的工具，专用调试软件Vivado进行协议和时钟配置，生成用例后可以查看全部的配置参数。利用IBERT 进行高速SerDes 传输时，生成的二进制比特流通过光模块（SFP）收发器通道的发送（TX）端发送到FPGA 测试板的接收（RX）端，经过FPGA 内部功能模块后再由测试板TX 端返回输出到SFP RX 端。此外，在数据传输过程中还可以动态配置码型、摆幅、加重、环回模式等参数［7］，给硬件调试带来很大的便利。 为了在调试过程中动态配置SerDes 参数，设计了16 Gbit/s SerDes 参数调试工具对寄存器进行读写，调试软件界面如图2 所示。其不仅可以导入配置程序对所有SerDes 参数进行全局读写，还可以针对特定通道对单个SerDes 参数进行动态读写，避免了全局读写造成的基础配置反复初始化，给调试带来很大便利。 图2 16 Gbit/s SerDes 参数调试软件界面 3 AC 耦合电容的选取方案 在进行高速SerDes 传输时，经常要使用AC 耦合电容保证信号的传输质量，常见的电容选取值是100nF和10 nF。电容值过大或过小都会增加直流压降并引起码型相关抖动，增加误码率。 3.1 直流压降 在高速SerDes 传输系统中，AC 耦合电容会引起阻抗变化，造成码型相关抖动。发送的伪随机码（PRBS）出现连续的0 或1 时，会出现直流压降，并且这个压降与时间常数RC 有关。其理论表达式为： 式中，R、C 分别代表终端电阻与AC 耦合电容，电容值越大，直流压降越小，VPP代表峰值电压。由于安装后的电容并不是理想的电容，除了等效串联电感和等效串联电阻外还安装有电感，存在串联谐振频率。电容在串联谐振频率前呈容性，之后呈感性，并且电容取值越大，谐振频率越小，造成高频分量衰减增大，误码率增加。 3.2 码型相关抖动 AC 耦合电容引起的码型相关抖动如图3 所示。图3 中，实线Diff(Pf)的P 端和N 端分别代表不归零编码（NRZ）的长“1”