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三⼈表决电路 本关需要你根据所学的组合逻辑及数字电路的知识完成三⼈表决电路的设计，实现少数服从多数的表决规则，根据逻辑真值表和逻辑表达式 完成表决功能。 运⽤Verilog HDL进⾏设计，完善三⼈表决电路的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能⼒。 module JG3(ABC,X,Y); //input Port(s) input [2:0] ABC ; //output Port(s) output X, Y; reg X, Y; //Additional Module Item(s) always@(ABC) 请在下⾯添加代码，实现满⾜三⼈表决器真值表 // ; /********** Begin *********/ case(ABC) //3b000:begin X=1b0;Y=1B1;end 3b000:begin X=1b0;Y=1b1;end 3b001:begin X=1b0;Y=1b0;end 3b010:begin X=1b0;Y=1b