全加器实验报告.doc

南昌大学实验报告 学生姓名： 学 号： 专业班级： 实验类型：□ 验证 □ 综合 □ 设计 □ 创新 实验日期： 实验成绩： 实验一 全加器的设计 实验目的 以一位二进制全加器为例熟悉利用Quartus = 2 \* ROMAN II的原理图输入方法和文本输入法设计简单组合电路；学习多层次工程的设计方法。 实验要求 = 1 \* GB2 ⑴用文本方法实现半加器，再采用层次设计法用原理图输入完成全加器的设计； = 2 \* GB2 ⑵给出此项设计的仿真波形； = 3 \* GB2 ⑶用发光LED指示显示结果。 (三)实验步骤： 1.（1）建立工作库文件夹，建立半加器工程h_adder，输入半加器VHDL代码并存盘。 library ieee; use ieee.std_logic_1164.all; entity h_adder is port ( a, b :in std_logic; co,so :out std_logic); end entity h_adder; architecture fh1 of h_adder is begin so=not(a xor (not b));co=a and b; end architecture fh1; 编译后转换得到半加器的元件符号h_adder （2）在同一工作库文件夹下，建立全加器工程fa，采用层次设计法调用元件半加器h_adder和或门or2完成全加器的原理图文件。 2.选目标器件为CycloneII中的EP2C35F672C 3.建立全加器仿真波形文件，进行波形仿真。 由仿真波形不难看出，波形正确，满足真值表，只是有少许毛刺，但不影响结果。 4.引脚锁定，包装元件。 a─H8─key1 b─J8─key2 c─J9─key3 co─G13─LED1 sum─G15─LED2 (四)实验结果：按下电平检测结果观察是否正确。 依照真值表依次推上key1，key2，key3可得到8种情况，在用户LED1和LED2上可以看到实验结果与仿真波形和真值表相一致，故实验正确无误。 （五）实验心得： 试验应注意：下载芯片、引脚的绑定要和实验箱相匹配，波形仿真时信号的周期或间隔时间要大于50ns，因为仿真延时大约几十纳秒，end time大约10次信号周期。