简单数字频率计设计.pptVIP

第一页，共十六页，2022年，8月28日 实验4：5位数字频率计设计 实验目的： （1）利用Verilog HDL行为描述的方法，设计一个简单的数字频率计。 （2）进一步了解、使用仿真和综合软件。 实验内容和要求： 一、电路框图 第二页，共十六页，2022年，8月28日 实验4：5位数字频率计设计 二、电路功能描述 信号描述： 输入信号： clk为1024Hz信号； sig_in为输入待测信号； reset为清零信号，当reset=1时，电路清零，reset=0时，允许计数。 输出信号： out_10K为counter输出万位BCD码，位宽为4； out_1k为counter输出的千位BCD码，位宽为4。 out_100为counter输出的百位BCD码，位宽为4； out_10为counter输出的十位BCD码，位宽为4。 out_1为counter输出的个位BCD码，位宽为4。 over_flow为计数溢出标志。当输入频率大于99999Hz时，over_flow=1,否则为0。 第三页，共十六页，2022年，8月28日 实验4：5位数字频率计设计 内部信号： gate_clk=sig_in gate.其中gate为一个周期信号，在一个周期里面，它的高电平