任意进制计数器的构成以及时序逻辑电路设计详解.pptVIP

同步时序逻辑电路设计过程框图如图6.4.1所示。 6.4.1 同步时序逻辑电路的设计方法 当前第62页\共有88页\编于星期日\18点 【例1】 用JK触发器设计一个六进制同步计数器。 (1)原始状态转换图 （逻辑抽象） S0 S1 S2 S5 S4 S3 0 0 0 0 0 1 (2)状态分配 取二进制自然码顺序 得到状态转换图。 000 001 010 101 100 011 0 0 0 0 0 1 根据设计要求，设定状态，画出 状态转换图。 该状态图不需化简。 当前第63页\共有88页\编于星期日\18点 【例】用74160实现63进制计数器。 整体置零法 进位输出 M=63，在SM=S63=0110 0011 处反馈清零。 CLK 计数输入 1 Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 1 1 当前第30页\共有88页\编于星期日\18点 【例】用74160实现63进制计数器。 整体置数法 进位输出 CLK 计数输入 1 Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 1 1 i=0, M=63，在Si+M-1=S62=0110 0010 处反馈置零。 当前第31页\共有88页\编于星期日\18点 【例】用74160实现63进制计数器。 整体置数法 进位输出 CLK 计数输入 1 Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 1 1 i=6, M=63，在Si+M-1=S68=0110 1000 处反馈置零。 1 当前第32页\共有88页\编于星期日\18点 【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。 解：用整体法先将两片74LS161构成256进制（16×16进制），该256进制计数器实际为二进制计数器(28), 6.3.2 计数器 注意！ 故若由74LS161构成53进制计数器， 先要将53化成二进制数码， 再根据整体置数法或整体置零法实现53进制。 当前第33页\共有88页\编于星期日\18点 2 53 ? ?余 1 ? ? K0 26 2 ? ?余 0 ? ? K1 13 2 ? ?余 1 ? ? K2 6 2 ? ?余 0 ? ? K3 3 2 ? ?余 1 ? ? K4 1 转换过程： (53)D=( )B 例： 11 0101 商为0 2 ? ?余 1 ? ? K4 0 当前第34页\共有88页\编于星期日\18点 【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。 解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码 6.3.2 计数器 （53)D＝（110101)B ＝（0011 0101)B （1）整体置零法实现53进制。（M=53） 当前第35页\共有88页\编于星期日\18点 利用整体置零法由74LS161构成53进制加法计数器如图所示。 实现从0000 0000到0011 0100的53进制计数器 十进制数53对应的二进制数为0011 0101 1 0 1 0 1 1 0 0 当前第36页\共有88页\编于星期日\18点 【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。 解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码 6.3.2 计数器 （53)D＝（110101)B ＝（0011 0101)B （2）整体置数法实现53进制。(M=53) 当前第37页\共有88页\编于星期日\18点 利用整体置数法由74LS161构成53进制加法计数器如图所示。 EP ET C LK D 0 D 1 D 2 D 3 R D LD C Q 1 Q 2 Q 3 Q 0 74 LS 161 EP ET C LK D 0 D 1 D 2 D 3 R D LD C Q 1 Q 2 Q 3 Q 0 74 LS 161 1 C LK 计数脉冲 1 由74LS161构成的53进制加法计数器 实现从0000 0