动态逻辑电路详解.pptVIP

时，所有PMOS负载管都导通，使每一级动态电路的 输出结点都被充电到高电平即V1=V2=V3=V4=Vdd。 时，多米诺电路根据输入信号求值，若输入信号是 A=B=C=D=E=1,第1级下拉通路导通，使V1下降到0；V1的 低电平经过反相器反相后使第2级的M3导通，由于C=1,M4 也导通，第2级下拉通路导通，使V2下降到0，V2的低电平 反相后加到第3级的输入管，又使第3级下拉通路导通，引起 V3下降，如此一级级连锁反应，就像推倒多米诺骨牌一样， 也正是电路名称的由来。 当前第31页\共有70页\编于星期六\1点 当前第32页\共有70页\编于星期六\1点 当前第33页\共有70页\编于星期六\1点 当前第34页\共有70页\编于星期六\1点 在预充期间，V1和V2都达到高电平Vdd，由于预充期间多米诺电路的输 出为低电平，使M3截止，中间结点电容Cy不能被充电，只有输出结点电 容Cx被充电。 在求值期间，若A=B=1,C=0,求值结果应该使V1=0,V2=Vdd，V1的低电 平经反相器反相后加到M3上，使M3导通，而M4截止。导通的M3使Cx 和Cy并联，引起它们之间电荷的再分配，电荷再分配的结果使V2最终达 到一个最小值V2min。且 其中V2(0)=Vdd是Cx预充电平，Vy(0)=0是结点y在电荷再分配前的初始 电平，上式V2min是最坏情况下V2可能下降的最小值，由于电荷再分配 开始时M3工作在饱和区，随着Vy的上升，有可能使M3截止，使电荷再 分配过程被迫停止。在这种情况下V2和Vy不能达到统一的平衡电平，可 以根据电荷守恒定律求出V2最终达到的极小值 因为，当Vy上升到（Vdd-Vtn）时M3截止 。 当前第35页\共有70页\编于星期六\1点 当前第36页\共有70页\编于星期六\1点 为了克服电荷的分享以及电荷泄漏引起的动态电荷输出结点的高电平下 降，可以在多米诺电路中增加一个PMOS反馈管。当结点V1在保持高电 平时，多米诺电路输出为低电平，使反馈管Mf导通，可以补充CL电荷的 减少，不过，由于Mf导电因子不能太大，对电容充电速度非常缓慢，对 电荷再分配引起的V1下降的改善不是太明显，但是对提高电路的保持时 间有明显的作用，在较低的时钟频率下可以维持输出电平的稳定。 如果在求值阶段V1应该下降到低电平，由于Mf在V1下降的初期仍然 导通，为了不使动态电路的下降时间受到影响，一般要求 其中m是V1放电通路中总的串联管子的数目。 对于中间结点电容较大的情况，应该增加对中间结点预充电的管子， 即采用多个预充电管的多米诺电路结构。多个充电管结构可以更有效地 克服电荷分享带来的危害 当前第37页\共有70页\编于星期六\1点 多输出多米诺电路 一个复杂的逻辑功能块可以看作由多个子逻辑块串、并联组成。 不仅可以将动态电路中整个逻辑块的结果经反相器输出，还可以将其中子逻辑块的结果也经过反相器输出。 当前第38页\共有70页\编于星期六\1点 多输出多米诺电路实现4位进位链 当前第39页\共有70页\编于星期六\1点 上页图为进位链电路 进位链是根据每位得到的进位产生信号Gi和进位传递信 号Pi以及低位的进位信号Ci-1来决定的本位的进位输出。 即 只要两个nmos管串联再和一个nmos管并联即可，如果 把低位的输出作为一个子逻辑块，则高一位的进位输出只要 再串联一个nmos管Pi，然后再并联一个nmos管Gi即可，这 样一位位向上迭加很容易用多输出多米诺电路实现多位的进 位链。 当前第40页\共有70页\编于星期六\1点 时钟同步CMOS电路(C2MOS) 当前第41页\共有70页\编于星期六\1点 时钟同步CMOS电路(C2MOS) Φ Φ Mn1 Mp1 IN VDD Mp2 Mn2 Vout CL CA 　　　在静态CMOS逻辑门的上拉和下拉通路中分别增加一个受反相时钟控制的P管和N管，构成一与时钟同步的CMOS逻辑门； 　　　 这种时钟同步的CMOS反相器不是按照预充-求值的方式，而是求值-保持； 当前第42页\共有70页\编于星期六\1点 时钟 同步CMOS电路的工作原理 Φ Φ Mn1 Mp1 In VDD Mp2 Mn2 Out CL 　　时，求值阶段： 　　　CMOS逻辑门正常工作，实现逻辑求值； 　　时，保持阶段： 　　 CMOS电路停止求值，依靠结点电容保持信息； 工作方式： 求值―保持 Hold on Evaluate clock In Out Hold on Evaluate 当前第43页\共有70页\编于星期六\1点 时钟同步 CMOS电