5-时序逻辑与存储电路.pptxVIP

数字电路与逻辑设计/机械工业出版社第5章 时序逻辑电路与存储电路主要教学内容5.1 引言5.2 锁存器与触发器5.3 时序逻辑电路分析5.4 常用的时序逻辑电路模块分析5.5 时序逻辑电路的设计方法5.6 时序逻辑电路中的竞争冒险*5.7 ROM和RAM5.1引言时序逻辑电路的基本概念 时序逻辑电路的主要特点是任何时刻的输出不仅取决于该时刻的输入信号，而且与电路原有的状态有关。由存储电路和组合逻辑电路组成，时序逻辑电路的一般结构形式：逻辑上可以用三个方程来描述其特性：输出方程、驱动方程和状态方程。根据时钟控制情况来看，构成时序逻辑电路的基本器件是触发器（FF，Flip Flop）；它分为同步时序逻辑电路和异步时序逻辑电路两大类型，同步时序逻辑电路存储电路中所有触发器的时钟使用统一的CLK(CP，Clock Pulse)，状态变化发生在同一时刻。异步时序逻辑电路没有统一的CLK，其触发器状态的变化有先有后。半导体存储器(semi-conductor memory)是一种以半导体电路作为存储媒体的/item/%E5%AD%98%E5%82%A8%E5%99%A8/1583185存储器，按其功能可分为：随机存取存储器（RAM，Random Access Memory）和只读存储器（ROM，Read-Only Memory），按其制造工艺来分，可分为：双极晶体管/item/%E5%AD%98%E5%82%A8%E5%99%A8/1583185存储器和MOS晶体管存储器。其主要特点是体积小、存储速度快、/item/%E5%AD%98%E5%82%A8%E5%AF%86%E5%BA%A6/3236466存储密度高、与逻辑电路接口容易。5.2 锁存器与触发器 在各种复杂的数字电路中，不仅需要对二值信号进行算术运算和逻辑运算，还经常需要将这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。能够存储1位二值信号的基本逻辑单元统称为触发器。SR锁存器则是触发器的基本构成单元电路。5.2.1SR锁存器双稳态电路若Q=1，则Q=0，反馈到的输入端，使和输出保持不变若Q=0，则Q=1，效果同上可见，该电路有两个稳定状态，通常称为双稳态电路（Bistate Elements）5.2.1 SR锁存器逻辑符号电路结构在双稳态电路上增加两个控制信号输入端，从而实现通过外部信号来改变电路的状态5.2.1 SR锁存器例：已知由或非门构成的基本SR锁存器的S、R的波形如图1所示，试画出Q和Q的波形。设基本SR锁存器的初始状态为0（Q=0，Q=1）。如果波形为图2所示，试画出Q和Q的波形。图1图25.2.2 电平触发的触发器一、电平触发RS触发器电路结构与逻辑符号5.2.2 电平触发的触发器电平触发RS触发器输入、输出波形关系该触发器只有在CLK=1时（高电平）才能翻转，在CLK=0时（低电平）输出状态保持不变。在CLK=1期间，触发器输出随R，S信号的变化，实现保持、置1、置0功能。当输入信号不满足约束条件RS=0时，输出状态不确定。5.2.2 电平触发的触发器二、电平触发D触发器D触发器真值表(CLK=1时)电路与逻辑符号动作特点：1、只有当CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。2、在CLK=l的全部时间里，S和R状态的变化都可能引起输出状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态。5.2.2 电平触发的触发器 [例5.2.3] 如图5.2.9（a）所示电路，一个电平触发的D触发器的CLK信号和D输入信号如图5.2.10所示，设初始状态为0，确定输出端Q的波形。解： 在CLK=1时，无论D为高电平信号还是为低电平信号，Q输出端的信号总是和D输入信号相同；而在CLK=0时，Q输出保持不变，故Q输出波形如图5.2.10所示图5.2.10 例5.2.3的波形图5.2.3 脉冲触发的触发器一、主从RS触发器：由两个RS触发器和一个反相器组成。逻辑符号电路结构5.2.3 脉冲触发的触发器主从RS触发器 主从RS触发器的特性表当CLK=1时，主触发器根据R，S的状态触发翻转；同时从触发器的状态保持不变。当CLK从1变成0，输入信号R，S不影响主触发器的状态。从触发器根据主触发器的状态触发翻转。5.2.3 脉冲触发的触发器解： 主从RS触发器，在CLK=1时主触发器接收S和R信号的变化并改变相应状态，但从触发器的状态保持不变。在CLK由1变0的时刻（CLK的下降沿），从触发器按照主触发器的状态翻转，而主触发器的状态保持不变。为了便于画输出波形图，可以分两步走。即先根据图5.2.11的输入波形画出主触发器的输出波形，然后再把主触发器的输出波形作为从触发器的输入波形画出主从RS触发