芯片管脚排列图.docxVIP

附录 7 常用集成电路引脚排列 附录图 附录图 7.1 LM741 附录图 7.2 LM324 附录图 7.3 LM358 附录图 7.4 0P07 二、集成比较器 附录图 7.5 LM339 附录图 7.6 LM311 四、555 时基电路 三、集成功率放大器 附录图 7.7 LM386 附录图 7.8 LM380 附录图 附录图 7.9 556 双时基电路 附录图 7.10 555 时基电路 附录图 7.11 74LS00 四 2 输入正与非门 附录图 7.11 74LS00 四 2 输入 正与非门 附录图 7.12 74LS02 四 2 输入正或非门 附录图 7.13 74LS04 六反相器 附录图 7.14 74LS08 四 2 输入正与门 附录图 15 74LS10 三 3 输入 附录图 16 74LS13 双 4 输入正正与非门 与非门（有施密特触发器） 附录图 19 74LS32 四 2 输入 附录图 20 74LS86 四异或门正或门 附录图 23 74LS73 双下降 附录图 24 74LS74 双上升沿 D 沿 JK 触发器 触发器 附录图 27 74LS138 3 线– 8 线 附录图.28 74LS139 双 2 译码器 线–4 线译码器 附录图 31 74LS192 十进制同步 附录图 32 74LS194 4 位双向加 / 减计数器（双时钟） 移位寄存器（并行存取） 74LS193 4 位二进制同步 加 / 减计数器（双时钟）  附录图 17 74LS14 六反 附录图 18 74LS27 三输入相器施密特触发器 正或非门 附录图 7.21 74LS42、74145 附录图 7.22 74LS 46、47、48、 4 线 – 10 线 译码器 247、248249 BCD 七段译码器 / 驱动器 附录图 25 74H78 双主从 JK 触发器 附录图 26 74LS90 十进制 异步计数器 （公共时钟、公共清除） 附录图 29 74LS160 十进制 附录图 30 74LS190 十进制同步计数器 同步加 / 减计数器 附录图 7.33 4001 四 2 输 附录图 7.34 4002 双 4 入正或非门 输入正或非门 六、 CMOS 集成电路 附录图 7.35 4011 四 2 输入 附录图 7.36 4012 双 4 输 附录图.37 4013 双主从 附录图 38 4017 十进制计数/ 正与非门 入正与非门 型 D 触发器 脉冲分配器 录图 7.39 4022 八进制计数/脉冲分配器 附录图 7.43 4066 四双向模拟开关 附录图 7.47 40110 计数 / 锁存 /七段译码 / 驱动器 附 附录图 7.40 4023 三 3 输 附录图 7.41 4071 四 附录图 7.42 4070 四异入正与非门 输入正或门 或门 附录图 7.45 40106 六施 附录图 7.46 4082 双 4 输入 附录图 7.44 4069 六 密特触发器 正与门反相器 附录图 7.48 40160 附录图 7.49 40192 十进制同步加 附录图 7.50 40194 双向移位十进制同步计数器 / 减计数器 （双时钟） 寄存器 （并行存取） 40193 四位二进制加 / 减计数器 （双时钟） 附录图 附录图 51 4511 二进制七段 译码器 附录图 52 45128 选 1 数据选择器 附录图 53 4027 双 JK 触发器 附录图 7.54 4025 三 3 输入正或非门 CD4060 引脚排列 CD40110 引脚排列 TMS320F2812PGF S TMS320F2812PGF S 相关技术应用 其它信息： 高性能的静态 C MOS 技术；150MHz(6. 57 ns 周期时间)；低功耗(1.8V 核，135MHz ；1.9V 核，150MH z；3.3V I /O )设计；3.3V Flas h 编程电压；片上存储；达到 1 28K× 16 闪存(8 ×4 K 和 6 ×16 K 扇区)；2 K×16 OTP ROM ；L0 和 L1 ：2 个4 K×1 6 单存取 RAM 块；H0 ：1 个 8K×16 单存取 RA M 块；M0 和 M1 ：2 个 1 K×16 单存取 RAM 块；引导 ROM (4K×16 )， 软件引导模块；标准匹配图标；时钟和系统控制；提供动态 P LL 系数改变；片上振荡器；看门狗计时器模块； 3 个外部中断；提供 4 5 个外围设各中断； 12 8 位安全性开关/上锁；保护 Flas h/OTP 和L0 /L1 单存取 RAM ；主要控制外围设各； 2 个事件管理器 (EVA ，EVB) ；与 240 ×A 驱