异步SRAM控制器的Verilog建模.pdfVIP

下载本文档

0
0
约1.86万字
约 12页
2023-09-19 发布于北京
举报
版权申诉

异步SRAM控制器的Verilog建模.pdf

1、本文档共12页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

loadomain 博客园首页新随笔联系订阅管理 17 Posts :: 0 Stories :: 3 Comments :: 0 Trackbacks 公告异步SRAM控制器的Verilog建模昵称：loadomain 园龄：1年1个月　　前言：sram顾名思义静态随机存储器，分为asram异步型和ssram同步粉丝：4 型。这里驱动DE2上一块ISSI公司的512KB的asram。关注：6 　　设计思路：因为实际应用中单字节读写效率不高，所以本设计中仿照搜索 sdram的页突发读写，提高sram的效率。因为sram不像sdram需要定期刷找找看新以及行列地址复用，因此省却很多麻烦。拿到手册以后主要关注的就是其最快运行时钟以及数据稳定的建立时间和保持时间，以及控制线的时间参谷歌搜索数，这些参数可以由datasheet 的时序参数的min t ime和max t ime确定，常用链接通过这些参数可以简化后续的读写的时序图。我的随笔我的评论　　注意事项：我的参与最新评论　　　　　　(a)在读操作中，读指令有效到数据有效输出有一个CLK的延我的标签迟，即latency ；我的标签　　　　　　(b)为了避免读写操作过程中，数据与地址之间的时钟差，其中 FPGA (11) OpenGL(6) sys_data_o与sdram_data_r寄存器直接用latc h建模，综合后出现的警告；随笔档案 2013年12月 (4) 　　　　　　(c)模块时钟工作在100MHz，移植过程中pll视情况而定，pll 2013年11月 (2) 工作于normal模式即可l； 2013年9月 (2) 2013年8月 (8) 　　总结：以上代码结果仿真和硬件测试，并未做超频测试。这里附出源 2013年7月 (1) 码。最新评论 1. Re :SDRAM控制器的Verilog建源码1：sram控制器模之一 @gxicer 呵呵，sdram慢慢啃吧 --loadomain 2. Re :SDRAM控制器的Verilog建 1 `timescale 1 ns / 100 ps 模之一 2 `define SIM 楼主怎么不写了？我最近也在搞 3 `define IS61LV25616AL_10TL SDRAM控制器，还没理清头绪 --gxicer 4 `define SYS_CLK 100000000 3. Re :Uart的Verilog建模 5 `define BURST 16 这风格真不错学习了 6 `define BURST_WIDTH 8 --gxicer 7 module sram_ctrl( 8 sys_clk, 阅读排行榜 9