12位100MHz流水线型ADC中采样保持电路的研究和设计的中期报告.docxVIP

12位100MHz流水线型ADC中采样保持电路的研究和设计的中期报告 Introduction: 12位100MHz流水线型ADC，通常由5级流水线组成，每个级别都是由一个前置采样保持电路（SHA）和一个比较器组成。每个比较器输出的数据都被馈送到一个数字电路中进行处理，并在最后一级被汇总为总体结果。因此，采样保持电路的设计和性能对于整个ADC系统的性能和精度至关重要。本报告介绍了在这样的ADC中设计和实现采样保持电路的中期研究报告。 Design Methodology: 该ADC使用混合式原位反馈式SHA，能够通过降低混叠的影响，提高折叠屏蔽和增强共模抑制等方法，在高速采样条件下实现高清晰度、低噪声和高精度的采样保持。 设计中采用差动结构以提高共模抑制。 差动保持器的传统设计包括瞬态响应、稳态噪声、环路增益和线性度。在本设计中，我们选择OTA敏感度和电容阻抗为设计关键参数，较低的OTA增益则是通过添加反馈电容器的方法实现的。开环 OTA 增益过高，将导致更高的噪声和更小的带宽。 看到输入信号，差分保持器采用两个增益不等的共模反馈放大器进行共模抑制。比较器逆变器和正反馈之间的电容容值大小是临界的，用来抑制对等效电容的影响。 结果: 仿真结果表明，该采样保持电路在12位以上的精度下具有良好的线性度和低噪声。另外，通过在芯片中心拓扑中加入GND和电源线，可以有效地避免电源噪声和共模影响。与测试中的商业化ADC相比，本设计展示了更好的性能和更小的输出噪声。