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电子线路测试实验实验报告 --FPGA组合逻辑设计 实验目的 掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程 ； 初步掌握Verilog HDL语言的编程方法； 掌握组合逻辑在FPGA数字系统中的设计实现方法； 熟悉一种EDA软件使用（Ise13.4 软件使用）； 二、预习要求 1. 初步安装，自学ISE的最基本的使用方法； 2. 复习数字电路理论课中所讲的verilog语言； 3. 复习巩固设计电路的思路。（抽象出模型——真值表——卡诺图——逻辑表达式——编程——FPGA实现） 三、实验内容与设计 1、内容：4-2 优先编码器的设计、仿真与实现 2、设计： （1）、优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。 （2）、真值表 I0 I1 I2 I3 L1 L2 1 0 0 0 0 0 x 1 0 0 0 1 x x 1 0 1 0 x x x 1 1 1 （3）、卡诺图 L1 L2 L1 I2I3 00 01 11 10 I0I1 00 0 1 1 1 01 0 1 1 1 11 0 1 1 1 10 0 1 1 1 L1 I2I3 00 01 11 10 I0I1 00 0 1 1 0 01 1 1 1 0 11 1 1 1 0 10 0 1 1 0 （3）、逻辑表达式: （4）、主程序代码: module FirstWorkLi( input I0, input I1, input I2, input I3, output L1, output L2 ); assign L1=I2|I3; assign L2=I3|(I1(~I2)); endmodule （5）、测试代码: module test; // Inputs reg I0; reg I1; reg I2; reg I3; // Outputs wire L1; wire L2; // Instantiate the Unit Under Test (UUT) FirstWorkLi uut ( .I0(I0), .I1(I1), .I2(I2), .I3(I3), .L1(L1), .L2(L2) ); initial begin // Initialize Inputs // Initialize Inputs I0 = 0; I1 = 0; I2 = 0; I3 = 0; // Wait 100 ns for global reset to finish #100; // Initialize Inputs I0 = 1; I1 = 0; I2 = 0; I3 = 0; // Wait 100 ns for global reset to finish #100; // Initialize Inputs I0 = 0; I1 = 1; I2 = 0; I3 = 0; // Wait 100 ns for global reset to finish #100; // Initialize Inputs I0 = 1; I1 = 1; I2 = 0; I3 = 0; // Wait 100 ns for global reset to finish #100; // Initialize Inputs I0 = 0; I1 = 0; I2 = 1; I3 = 0; // Wait 100 ns for global reset to finish #100; // Initialize Inputs I0 = 1; I1 = 0; I2 = 1; I3 = 0; // Wait 100 ns for global reset to finish #100; // Initialize Inputs I0 = 0; I1 = 1; I2 = 1; I3 = 0; // Wait 100 ns for global reset to finish #100; // Initi