HDL知识点最全总结 .pdfVIP

HDL 考前小结 用软件的方式设计硬件 一、名词解释(专业术语的对应关系)： ② 设计过程中可用有关软件进行各种仿 可编程阵列逻辑 （PAL ）、可编程逻辑器 真 件 （PLD ）、 大规模可编程逻辑器件两种： ③系统可现场编程，在线升级 复杂可编程逻辑器件（CPLD ）、现场可编 ④片上系统，体积小、功耗低、可靠性高 辑门阵列（FPGA ）；电子设计自动化 数字系统的设计准则 （EDA ）、电子设计系统自动化（EsDA ）、 ①．分割准则 自底向上（Bottom-Up ）、自顶向下 ②．系统的可观测性 （Top-Down ）、专用集成电路（ASIC ）、 ③．同步和异步电路 可配置逻辑模块（CLB ）、输入输出模块 ④．最优化设计 （IOB ）、硬件描述语言（HDL ）、寄存器 ⑤ ． 系统设计的艺术 传输级（RTL ）、X(逻辑值不确定)、Z （高 三、简答题 阻，浮动状态）、posedge （上升沿）、negedge 1、串行、并行语句： （下降沿）、电路功能模块 （IP）、TTL、仿 verilog HDL 的module 里一般由块语句组 真平台（Testbench）、UDP(用户自定义原 成,块语句既有并行块又有串行块,块与块 语) 之间是并行执行,顺序块内是串行执行,并 二、选择题（语法、EDA 的基本概念、课 行块内是并行执行. 常用形式为 initial 和 件） always 形式里插入块语句。 基础了解： 串行块：用 begin 、end 标志的块。 1、标识符和关键字 并行块：fork …….. join 标志 关键字是语言中预留的用于定义语言结构 块内的语句是顺序执行的； 每条语句的 的特殊标识符。Verilog 中关键字全部小写。 延迟时间是相对于前一条语句的仿真时间 标识符是程序代码中对象的名字，程序员 而言的； 直到最后一条语句执行完，程 使用标识符来访问对象。Verilog 中标识符 序流程控制才跳出该顺序块。 由字母数字字符、下划线和美元符号组成， 2 、同步复位、异步复位的优缺点及区别 区分大小写。其第一个字符必须是数字字 （自己理解总结性回答）： 符或下划线。 同步逻辑电路的优缺点： reg value;//reg 是关键字；value 是标识符 优点： 2. FPGA技术概述与特点 က 同步复位利于基于周期机制的仿真器 以大规模可编程逻辑器件为设计载体，以 进行仿真 硬件描述语言为系统逻辑描述的主要表达 က 使用同步复位可以设计100% 的同步时 方式，以计算机、大规模可编程逻辑器件 序电路，有利于时序分析，其综合结果的 的开发软件及实验开发系统为设计工具， 频率往往较高 通过有关的开发软件，自动完成用软件的 က 同步复位仅在时钟的有效沿生效，可以 方式设计的电子系统