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一种多传感器统一延时检测技术 0 种统一型延迟测试架构 晶体的尺寸继续减小，越来越多的组件被集成到现代集成电路（ic）中。同时, 由于超深亚微米 (DSM) 效应不断增强, 集成电路发生时序相关故障的概率变大。因为电路内部信号的可控性和可观察性有所进步, 基于扫描的结构性延时测试已经成为性价比很高的延时故障检测方法。一般情况下, 需要两个测试向量V1, V2来实现故障检测。第一个向量V称为初始化向量, 结合扫描链可将电路初始化到预定义状态。第二个向量V2为启动向量, 可用于目标电路线启动跃迁, 并将相应的故障效应传播到可观测输出。电路对启动向量的响应可被迅速捕获, 并与金色响应 (golden response) 比较, 以检验电路时序要求的正确性。 依据第二个向量的使用方式不同, 基于扫描的标准设计在实践中有两种不同方法。第一种方法称为捕获即启动 (LOC) 方法, 通过捕获电路对初始化向量的响应来获得启动向量。第二种方法称为移位即启动方法 (LOS) , 通过初始化向量进行一位扫描输入来获得启动向量。 深亚微米工艺技术中, 生产出来的芯片容易受到串扰、电源噪声、软差错等环境因素影响。然而, 由噪声引发的故障往往取决于激活条件, 因此难以在离线延时测试中检测出来。此外, 老化效应也会不断降低电路性能。因此, 在线延时测试对于正常运行的电路的时序故障检测具有极其重要的作用。这对关键性应用也具有重要意义。 人们已经提出了多种方法, 通过对每个电路组合输出的稳定扰乱因子进行持续检测, 以发现延时故障导致的电路时序故障。在文献中, 提出了一种双晶体管检测器以在已知检查周期内检测组合输出的延迟跃迁 (late transition) , 进而发现时序故障。然而, 该技术的噪声容限较小。在文献中, 提出了一种传感电路来检测延时故障。该技术需要部署自定义配给电容。此外, 两个控制时钟相位间的偏斜可能导致无法检测出当前延时故障。在文献中, 提出了一种并行检测器, 支持在线时序误差检测。通过在每个组合输出中插入内置了异或 (XOR) 门的并行检测器, 就可检测出采样时间后的延时信号跃迁。然而, 该方法要求每个并行检测器必须配有XOR门, 增加了硬件开销。此外, 为了分析每个组合输出生成的误差信号, 生成全局误差信号, 需要面积开销极大的专门的逻辑网络。在文献中, 提出了分别基于双相和信号相位策略的传感检测器, 实现了延时故障的在线检测。类似地, 文献[12-13]采用了稳定性检测技术, 在保护带 (guard band) 期间检查组合输出信号跃迁, 估计电路时序故障。 总体来说, 我们迫切需要一种有效的延时故障在线和离线检测技术, 以满足日益增长的对现代芯片的可靠性要求。然而, 在传统上, 人们往往把稳定性在线延时检测问题和对有效的LOS方法的支持问题分开研究。因此, 只有把上述方法结合起来才能解决上文两大难题, 但是结合的难度较大, 且会导致很大的面积开销和设计复杂性。如何避免对问题分开研究, 提出一种硬件开销小且能实现上述两点目的统一型延时测试架构, 引起了人们强烈的研究兴趣。 在本文中, 我们提出了一种统一型延时测试架构。该架构由稳定性检测器、全局误差生成器、嵌入扫描链的局部扫描使能 (LSEN) 生成器构成。该架构既支持正常运行期间的在线延时故障检测, 也支持离线延时检测 (LOS或LOC) , 且不需切实部署时序关键SEN信号。与以前技术相比, 本文方法的硬件开销和设计复杂度更低。 1 组合输出的稳定性扰动因子 本文方法的核心原则是:通过在检查周期内持续检查组合输出的稳定性扰乱因子来检测延时故障。首先, 我们提出了统一型延时测试架构及其组件实现。然后, 讨论本文测试架构在在线和离线延时测试中的应用。 1.1 总结和实现 图1给出了本文统一型延时测试架构, 包括两个主要部分: 1.1.1 误差生成器的运行原理 图2 (a) 是稳定性检测器在晶体管层面的实现, 可以在每个关键电路组件输出中插入该检测器, 以在检查期间检测出对应信号的稳定性扰乱因子。图2 (b) 是全局误差生成器在晶体管层面的实现, 该生成器可用于生成全局误差信号, 以在确认各种稳定性扰乱因子时表示电路时序故障。 稳定性检测器的电路结构与分割输出 (split-output) 锁存器类似, 在该型锁存器中, 被时钟信号控制的晶体管插入到反相器的输出中。文献中的并行检测器先前也使用了类似的结构来检测延时故障, 在该检测器中, 如果发现被时钟控制晶体管分离的一对电路结点间存在状态差异, 则认为存在延时故障。本文使用同样的技术设计新型稳定性检测器。然而, 与文献中的并行检测器相比, 本文检测器在硬件开销和设计复杂性方面均有性能提升。下文介绍本文稳定性检测器和全局误差生成器的运