1.简单D触发器完整版.docVIP

1 - 装 订 线可编程逻辑器件设计实验报告 装 订 线 实验名称： 简单D触发器 实验目的： 使用Quartus II编写VerilogHDL代码实现简单D触发器，并仿真结果 实验时间： 年 月 日 地点： 实验室 学生姓名： 学号： 实验名称： 简单D触发器 实验步骤 创建工程文件，将顶层实体命名为simple_DFF。 新建一个verilog HDL File，并保存。 在verilog HDL File中输入代码，并编译。 VerilogHDL代码 module simple_DFF(clk,D,Q); input clk,D; output Q; reg Q; always@(posedge clk) Q=D; //判断时钟上升沿，在clk上升沿的时候将数据D赋给输出Q endmodule RTL视图 仿真结果