基于Verilog的数字钟设计.docVIP

EDA论文 题 目 基于Verilog的数字钟设计 学 院 通信与电子工程学院 专业班级 通信017班 学生姓名 大彬哥 指导教师 大力会 2023年 6月 12日 摘要 数字时钟广泛用于各种场合，比方各种比赛的定时计数等，等都需要用到数字时钟。但是大多数的这些场合都需要很精确的定时计数，而不是一般的定时计数器，因此本设计就是为了这个原因而设计的设计的高精度的数字时钟。本设计中利用50MHz的晶振为FPGA提供时钟。对其再设计时进行了分频得到。在本设计是在Quartus II环境下完成的，目标板是cycloneII EP2C8Q208的FPGA核心板，显示局部采用七段数码管现实，所用到的是Verilog HDL 语言进行行为级的描述。 关键词：数字跑表 Quartus II ，Verilog HDL，cyclongIIEP2C8Q208 Abstract The design for a multi-functional digital clock, with a year, month, day, hours, minutes and seconds count display to a 24-hour cycle count; have proof functions and the whole point timekeeping function.The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in MaxplusII tools environment, a top-down design, by the various modules together build a FPGA-based digital clock. The main system chips used EP2C8Q8208, make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the year, month, day and the hours, minutes and seconds respectively, using keys to modify, cleared , start and stop the digital clock. Keywords: digital clock; hardware description language; Verilog HDL 目 录 TOC \o 1-3 \f \h \z \u 摘要 I Abstract II 第一章 绪论1 1.1 概述1 1.2 FPGA开展现状1 1.3 本文研究的意义2 1.4 课题研究的内容2 第二章字时钟的根本理论3 2.1 主程序结构和流程3 2.2设计原理4 2.2.1 原理图介绍4 2.2.2Atium Designer6.9介绍4 2.2.3Verilog HDL介绍5 2.2.4分析计算6 第三章数字时钟的软件设计6 3.1开发软件介绍6 3.2代码生成BDF图6 第四章单元电路设计8 4.1分频代码设计8 4.2 毫秒代码设计8 4.3 秒代码设计9 4.4分代码设计9 4.5 复位代码设计10 4.6键盘代码设计10 4.7 数码管显示代码设计10 4.7.1 数码管位码设计10 4.7.2数码管段码设计11 结论12 参考文献13 附录114 附录219 致谢21 第一章 绪论 1.1 概述 FPGA〔Field－Programmable Gate Array〕，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的根底上进一步开展的产物。它是作为专用集成电电路SIC〕领域中的一种半定制电路而出现的，既解决了定制电路的缺乏，又克服了原有可编程器件门电路数有限的缺点。目前以硬件描述语言〔Verilog 或 VHDL〕所完成的电路设计，可以经过简单的综合与布局，快速的烧录