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EDA期末必考选择题及答案

老师发话了。EDA考试题目：大题第一题考奇数分频，名称解释

考：SOPC，期中考的TTL和coms的连接方式不考大题第一题考奇数

分频，名称解释考：SOPC，期中考的TTL和coms的连接方式不考

1、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL

等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的

IP核为____A___。

A.软IPB.固IPC.硬IPD.都不是

2、综合是EDA设计流程的关键步骤，在下面对综合的描述中，

___D_是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过

程；

B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD

的基本结构相映射的网表文件；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，

称为综合约束；

D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件

表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一

的）。

3、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA

结构与工作原理的描述中，正确的是_C。

A.FPGA是基于乘积项结构的可编程逻辑器件；

B.FPGA是全称为复杂可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。

4、进程中的变量赋值语句，其变量更新是___A__。

A.立即完成；

B.按顺序完成；

C.在进程的最后完成；

D.都不对。

5、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）

包括实体与结构体两部分，结构体描述__D__。

A.器件外部特性；

B.器件的综合约束；

C.器件外部特性与内部功能；

D.器件的内部功能。

6、不完整的IF语句，其综合结果可实现_A___。

A.时序逻辑电路

B.组合逻辑电路

C.双向电路

D.三态控制电路

7、在VHDL语言中，下列对时钟边沿检测描述中，错误的是

___D____。

A.ifclk’eventandclk=‘1’then

B.iffalling_edge(clk)then

C.ifclk’eventandclk=‘0’then

D.ifclk’stableandnotclk=‘1’then

8、下列语句中，不属于并行语句的是：____B__

A．进程语句B．CASE语句

C．元件例化语句D．WHEN…ELSE…语句

9、VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设

计现行工作库：____D___A．IEEE库B．VITAL库C．STD库

D．WORK库

10、在VHDL语言中，下列对进程（PROCESS）语句的语句结构

及语法规则的描述中，不正确的是：__D__

A．PROCESS为一无限循环语句

B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程

启动

C．当前进程中声明的变量不可用于其他进程

D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分

组成

11、大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD

结构与工作原理的描述中，正确的是：__D_

A.CPLD是基于查找表结构的可编程逻辑器件

B.CPLD即是现场可编程逻辑器件的英文简称

C.早期的CPLD是从FPGA的结构扩展而来

D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构

12、下列那个流程是正确的基于EDA软件的FPGA/CPLD设计

流程：B

A.原理图/HDL文