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EDA实验报告

电子092班王占海200901129

一项目：1位二进制值全加器和2选一数据选择器的vhdl语言实现

二实验原理：

一位全加器

可由两个半加器和一个或门电路组成，而实验中为了可以利用层次设计方法设计一个一位半加器和一个或门电路做为底层再利用例化语句在顶层一位全加其中使用本实验中采用vhdl语言进行设计语句如下

底层1半加器

libraryieee;

useieee.std_logic_1164.all;

entityh_addris

port(a,b:instd_logic;

co,so:outstd_logic

);

endentityh_addr;

architecturefh1ofh_addris

begin

so=not(axor(notb));co=aandb;

endarchitecturefh1

底层2或门

libraryieee;

useieee.std_logic_1164.all;

entityor2ais

port(

a,b:instd_logic;

c:outstd