EDA实验二-VHDL七段数码管显示译码.docVIP

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实验二七段数码管显示译码的设计

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EDA实验二七段数码管显示译码的设计

一、实验目的

1、掌握七段数码管译码器的工作原理;

2、学会运用波形仿真测试检验程序的正确性;

3、学会运用波形仿真测试检验程序的正确性。

二、实验设备

ZYE1502C型实验箱

三、内容要求

1、用拨位开关输入8421BCD码,七段数码管显示“0-F”16个16进制的数字。

2、观察字符亮度和显示刷新的效果:

(1)在8个七段数码管上同时显示某一数字;

(2)在8个七段数码管上动态显示某一数字。

3、扩展内容:

(1)动态显示时,能即时改变显示的顺序;

(2)动态显示时,实现显示数字从0~F的循环显示。

四、实验步骤

1、输入:设计部分采用VHDL语言完成;

2、编译;

3、仿真;

4、下载;

5、连线。

(1)四个拨位开关(在P1、P2处选择)连接D3、D2、D1、D0信号所对应的管脚。时钟CLK所对应的管脚同实验箱上的时钟源相连。

(2)扫描片选信号DIG(0TO3)的管脚同七段数码管(共阴)相连;

(3)七段数码管驱动信号A,B,C,D,E,F,G的管脚分别同扫描数码管的段输入PCLK处的连接线孔A,B,C,D,E,F,G相连。

五、实验报告

1、论述实验过程和步骤;

2、填写正确的实验结果。

(1)通过两种显示效果分析:字符显示亮度同扫描频率的关系,且让人眼感觉不出光闪烁现象的最低扫描频率是多少?

答:扫描频率越高,显示亮度越低。人眼看是否闪烁与所用的时钟和分频方式有关,在频率稳定和分频均匀的情况下,最低扫描频率为256Hz,若分频不均匀或频率不稳定,则需更高频率。

(2)字形编码的种类,即一个7段数码管可产生多少种字符,产生所有字符需要多少根被译码信号线?

答:一个7段数码管可产生2^7=128种字符,产生所有字符至少需要7根被译码信号线。

但假如只编译0-F,16个字符,则至少只需要4根被译码信号线。

六、实验小结。

答:

1、不同控制端需要预先分配控制优先级,否则编写的时候会出现很多问题。优先级分为普通和特殊,一般错误情况可以跨越权限显示出来。

2、不同的错误需要不同的显示来区分。

3、LOAD和CLR的优先级低于EN,在EN从无效到有效的过程中(0→1),显示会根据现态和MODE出现多种情况:(0,次态,不定态,锁存值)等,所以一般在EN启动后,需要LOAD或者CLR来清空这些不确定因素。

优先级设计:

优先级

控制端

说明

1top

EN

使能,低电平有效

2

mode(2,3)

错误的11值,显示-或

3

LOAD

读取,高电平有效

3

CLR

清零,高电平有效

4

mode(0)

刷屏模式:0静态/1刷屏模式

5

mode(1)

刷屏模式:0左-/1-右

4

mode(2,3)

显示数字:00不变/01顺数/10逆数

控制端所有情况列表:

控制内容

DIG、DOUT

DOUT

DOUT

DIG4/1

DIG1

DOUT

DIG瞬时有效位

显示内容

EN

LOAD

CLR

mode(0)

mode(1)

mode(2,3)

4

静态显示

1

×

×

×

×

×

4

静态显示

0

00/01/10

0

×

11

1

左-刷屏显示-

0

00/01/10

0

11

1

-右刷屏显示-

0

00/01/10

1

1

11

0

无任何显示

0

1

1

×

×

×

4

静态显示锁存数字

0

0

0

0

×

00

4

静态显示顺数数字

0

0

0

0

×

01

4

静态显示逆数数字

0

0

0

0

×

10

1

左-刷屏显示锁存数字

0

0

0

1

0

00

1

左-刷屏显示顺数数字

0

0

0

1

0

01

1

左-刷屏显示逆数数字

0

0

0

1

0

10

1

-右刷屏显示锁存数字

0

0

0

1

1

00

1

-右刷屏显示顺数数字

0

0

0

1

1

01

1

-右刷屏显示逆数数字

0

0

0

1

1

10

4

静态显示0000

0

0

1

0

×

00/01/10

1

左-刷屏显示0

0

0

1

1

0

00/01/10

1

-右刷屏显示0

0

0

1

1

1

00/01/10

4

静态显示DIN数字

0

1

0

0

×

00/01/10

1

左-刷屏显示DIN数字

0

1

0

1

0

00/01/10

1

-右刷屏显示DIN数字

0

1

0

1

1

00/01/10

代码:

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.All;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYsegmentIS

PORT(CLK:INSTD_LOGIC;

CP:Bu

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