同步时序逻辑电路设计.docx

综合性、设计性实验报告

姓名—赵菁—学号—

专业—通信工程— 班级

实验课程名称 《数字电子技术实验》

指导教师及职称潘学文讲师

开课学期至—学年__学期

上课时间 年月日

湖南科技学院教务处编印

设计题目

同步十进制加法计数器

小组合作

否（） 小组成员

实验目的：

1.掌握同步时序逻辑电路的设计方法。

学会使用触发器设计时序逻辑电路。

学习由触发器构成计数器的方法及其逻辑功能的测试方法。

实验仪器及器件

数字电子技术实验箱 1台

器件：与非门74LS04,J-K触发器74LS112,D触发器74LS74。

实验内容

应用触发器构成同步十进制加法或减法计数器。

（1） 要求用J-K触发器构成一个十进制同步加法计数器，各触发器的输出端分别由发光二极管输出，其对应转换状态为0000f0001f0010f0011f0100f0101-0110-0111-1000-1001-0000，写出实验原理，画出电路图，完成逻辑状态测试表。

（2） 要求用D触发器构成一个十进制同步加法计数器，各触发器的输出端分别由发光二极管输出，其对应转换状态为0000-0001-0010-0011-0100-0101-0110-0111-1000-1001-0000，写出实验原理，画出电路图，完成逻辑状态测试表。

设计过程：

利用JK触发器实现同步十进制计数器

（1）列出该计数器的完全状