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浅谈AllegroPCB设计中T点设置及其应用

PCB工程师蜘蛛

摘要：随着现代电子行业的发展，其数字存储设备数据传输速率越来越快，对DDR等长要求也越来越严格，为了能更好的解决各存储颗粒间的等长要求，本文将以Allegro软件为环境，提出PCB设计中T点设置及其应用

关键词：T点DDR等长SigXplorer

1、概要

T点是信号net中虚拟的节点。T点通过VIA表现形式存在，实现每一个分支的等长，其走线长度范围亦可控；实现星型拓扑、菊花链拓扑或T型拓扑中的T点作用，方便等长控制。

2、T点设置步骤

本文将以PCB图档TEST_T.brd，CPU带2颗512MbDDR3T型拓扑为例?如何实现图1中TB=TC设置，概述其T点设置步骤：

2.1、打开PCB图档TEST_T.brd。

2.2、在TEST_T.brd菜单栏里点击约束管理器Cmgr，如下图1

图1

2.3、在约束管理器菜单栏Analyze-?打开AnalysisModels…，在打开的对话框AnalysisModels中选择左边ElecticalModes,并在右边点选如下红框中4项，点击Apply后，OK完毕对话框，如下图：

图2

2.4、在约束管理器CM下Worksheetselector?Electrical?net?Routing?RelativePropagationDelay状态栏下,选择右边netDDR_A0,并点击其右键下拉菜单SigXplorer（以地址线DDR_A0为例），见下图3：

图3打开SixGplorer

2.5、在SigXplorer添加T点

（1）、在菜单栏Edit下选择Delete黄线关联note，如下图4

图4delete关联note

（2）、在SigXplorer工具中，菜单栏上选择copyselected,点选TL2，在其右键下拉菜单下选择copy后，鼠标拖出TL3（目的匹配出虚拟T点），如下图5：

图5复制TL2

（3）、重新排列各元素，点击菜单Note修改应用，并关联各元素，T点会自动生成，见下图6：

图6

注：TL1表示：信号DDR_A0，从CPU到T点的线段，即图１中ＡＴ段；TL2表示：信号DDR_A0，从T点到DDR颗粒U5的线段，即图１中TB段；TL3表示：信号DDR_A0，从T点到DDR颗粒U4的线段，即图1中TC段；

2.6、生产T点后，点击菜单栏上UpdateCm,会将设置信息更新至CM，见下图8

图8

2.7、在约束管理器下生产AllegroConstraintManager对话框，点“是”

2.8、T点（图中红圈处）在PCB中生成，见下图：

，至此Ｔ点设置完成。

3、T点在PCB设计中的应用

在PCBlayout过程中，往往较少是CPU带2个颗粒，或只是图1中简单一个信号一个T点，而是多T点，并且不同T点间，段走线长度范围亦有要求，将以Intel方案带8个DDR颗粒CLK信号为例，概述T点的应用。

3.1、方案要求：

（1）、时钟CLK信号走线拓扑结构，见下图：

图9CLK走线拓扑结构图

（2）、CLK等长控制要求，见下图：

图10CLK等长控制图

3.2、在SigXplorer工具中实现图9CLK走线拓扑结构：

（1）、设置差分对，CLKn、CLKp;

（2）、在SigXplorer工具中，按照T点的设置步骤，其实现结果如下图：

图11

（3）、在SigXplorer工具中实现图10CLK等长要求控制

a、在点击菜单Set?Contraints…，弹出如下对话框：

b、在PropDelay（传输延迟）栏中设置各段Length线长范围，

c、我们以设置L4、L3，结合图11为例,可知，L3为第一T点至第二T点之间线段，其走线长度最小值为1200mil,最大值为1400mil，则对应PropDelay设定值如下图：

L4为第二T点至第三T点之间线段，其走线长度最小值为250mil,最大值为400mil，则对应PropDelay设定值如下图：

其他线段走线在PropDelay设置类似，不赘述。

3.3、在约束管理器中应用，将上述各段值范围设置好后，点击图标UpdateCm,相应规则随即更新至约束管理器CMWorksheetselector?Electrical?net?Routing?Min/MaxPropagationDe