(1.9)--9Verilog数据流描述可编程逻辑器件及应用.pdfVIP

1文档简介

VerilogHDL语言可以有多种方式来描述硬件，同时，使用这些描述方式，又

可以在多个抽象层次上设计硬件，这是Verilog语言的重要特征。在VerilogHDL

中有三种最基本的描述方式，即数据流描述、结构化描述和行为描述。本文将介

绍数据流描述的使用和特点。

2数据流描述

在数字电路中，信号经过组合逻辑时会类似于数据流动，即信号从输入流向

输出，并不会在其中存储。当输入发生变化时，总会在一定时间以后体现在输出

端。同样，我们可以模拟数字电路的这一特性，对其进行建模，这种建模方式通

常被称为数据流建模。

数据流描述中最基本的语句是assign连续赋值语句，对wire类型的变量进

行赋值，用于描述组合逻辑电路。其格式如下：

assignLHS_target=RHS_expression;

下面对连续赋值语句进行一些简单的说明。

1、连续赋值语句以assign为关键词，任何已经声明为wire的变量的赋值都

必须以assign开头。

2、LHS_target必须是wire类型的变量，而不能是reg类型。

3、RHS_expression的类型没有要求，可以是wire或者reg类型，也可以是

函数调用。

4、wire型变量只能被赋值一次，因此对某一变量的连续赋值方式也只能有

一次。

5、只要RHS_expression表达式的操作数有事件发生（值的变化）时，

RHS_expression就会立刻重新计算，同时赋值给LHS_target。

6、如果有多条连续赋值语句，语句的先后顺序并不影响电路的结果。

3举例说明

实际上，连续赋值语句的赋值方式有以下两种，如下所示，它们的效果是一

致的：

下面利用数据流描述方式，来设计一个一位的全加器电路。

假定A、B、Cin分别为被加数、加数和来自低位的进位信号输入，S和Cout

分别为和和进位信号的输出，则全加器的真值表如下：

输入输出

ABCinSCout

00000

00110

01010

01101

10010

10101

11001

11111

显然，根据真值表可以得到输出的表达式：

S=A⊕B⊕Cin

Cout=AB+AC+BC

因此，利用数据流描述设计全加器的代码如下：

当然，更为贴近加法器的代码描述可以为：

然后编写测试代码如下：

仿真结果如下图所示：