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北华大学EDA实习报告

实习名称：运算电路设计

专业：电子信息科学与技术

班级：电子11-1

学号：20111601010109

姓名：李亮

实习日期：2014/3/10-21

前言

本文介绍了一个简单的计算器的设计，该设计采用了现场可编程逻辑器件FPGA设计，并基于VHDL语言实现加减乘除功能，并用十进制显示LCD1602上。系统由计算部分、输入部分、选择部分、输出部分组成，计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真，并下载到试验箱,用实验箱上的按键开关模拟输入，用LCD显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能，其结果简单，易于实现。

目录

TOC\o1-3\h\z\u一．实验目的与要求 3

二．流程图 4

三。软件介绍……………………….4

四．各个模块 5

(1)加法器模块 5

1、加RTL图 5

2、加法器程序 6

3程序说明………………6

（2）减法器模块 6

1、减RTL图 9

2、减法器程序 6

3程序说明…………….8

（3）乘法器模块 8

1乘RTL图 8

3、乘法器程序 9

3、程序说明 9

（4）除法器模块 9

1、除RTL图 9

2、除法器程序 9

3、程序说明 10

（5）LCD1602显示结果总程序含选择模式 10

1、总RTL图 11

2、程序 11

3、程序说明 20

五．实习心得 21

一．实验目的与要求

1、熟悉QuartusII软件的相关操作，掌握数字电路设计的基本流程。

2、介绍QuartusII的软件，掌握基本的设计思路，软件环境参数配置，仿真，管脚分配，下载等基本操作。

3、了解VHDL或原理图设计方法。

4、掌握并行加法器，减法器乘法器以及除法器的设计思路及工作原理。

5、设计一个能完成加减乘除功能并以十进制在LCD上显示结果运算速度为1KHZ的简单计算器。

二、流程图

输入控制功能的数

输入控制功能的数

选择模块

减法模块

乘法模块

除法模块

加法模块

显示结果

接入LCD1602

三．软件介绍

QuartusⅡ是Altera提供的FPGA/CPLD开发集成环境，Altera是世界上最大的可编程逻辑器件供应商之一。QuartusⅡ在21世纪初推出，是altera前一代FPGA/CPLD集成开发环境MAX+PLUSⅡ的更新换代产品，其界面更好，使用便捷。在QuartusⅡ上可以完成1.5节以上所述的整个流程，它提供了一种与结构无关的设计环境，使设计者能方便的进行设计输入，快速处理和器件编辑。

四．各个模块

(1)加法器模块

加的RTL图：

加法源程序

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYADDER4BIS

PORT(

CLR:INSTD_LOGIC;

A,B:INSTD_LOGIC_VECTOR(3DOWNTO0);

S:OUTSTD_LOGIC_VECTOR(7DOWNTO0));

END;

ARCHITECTUREbehaveOFADDER4BIS

SIGNALSINT,AA,BB:STD_LOGIC_VECTOR(7DOWNTO0);

BEGIN

PROCESS(CLR,A,B)

begin

ifCLR=1THENAABB

ELSE

AA=0000A;

BB=0000B;

ENDIF;

ENDPROCESS;

SINT=AA+BB;

S=SINT;

ENDbehave;

说明：

当CLR为‘1’时清零，输出为零

当CLR为‘0’时，输入两个四位二进制数，输出两个数之和，S[3..0]为和，S[4]为进位。

（2）减法器模块

减法RTL图

减法源程序

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYADDIS

PORT(

CLR:INSTD_LOGIC;

A,B:INSTD_LOGIC_VECTOR(3DOWNTO0);

S:OUTSTD_