数字逻辑-实验五.docVIP

《数字逻辑实验》报告五：中规模元件及综合设计

中规模时序元件测试

实验目的：在计数器74LS161芯片上，分别用反馈置数法和清零法构造模10计数器，并进行测试。

原理：

74LS161是四位可预置数二进制加计数器，采用16脚双列直插式封装的中规模集成电路。外形如下图。

RD异步复位输入端；ET、EP计数使能输入端；CP时钟输入端；RCO是进位输出端；VCC电源输入端；GND接地端；A、B、C、D预置数据输入端LD预置端；QA、QB、QC、QD计数值输出端。

在复位端高（RD）电平、预置端（LD）低电平时为同步预置功能，即时钟信号能使输出状态QA、QB、QC、QD等于并行输入预置数A、B、C、D。在复位和预置端都为无效电平时，计数使能端输入使能信号（ET、EP=1）时，74161为模16加法计数功能。而ET、EP=0时，实现状态保持功能。在QA、QB、QC、QD＝1111时，进位输出端RCO=1。

反馈清零法：

74LS161从Q3Q2Q1Q0=0000开始计数，经过M-1个时钟脉冲状态对应二进制数最大，下一个CP后计数器应复位，开始新一轮M计数。复位信号在M个CP时产生，所以复位信号在Q3Q2Q1Q0=1100时，使计数器复位Q3Q2Q1Q0=0000。由状态1100产生的低位电平复位信号可用与非门实现。即/RD=/Q3Q2。

接线图与状态图如图所示

反馈置数法一