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本发明公开了一种低延迟的SPGC硬件实现电路及计算方法。本发明的低延迟的SPGC硬件实现电路包括相位幅度计算模块、平方根计算模块、反正切计算模块、存储模块、16路加减器和相位矫正模块；其中相位幅度计算模块用于计算波束赋型向量每个元素的相位θ和幅度β，平方根模块用于计算平方根，反正切计算模块用于计算偏差角，存储模块由FIFO构成，用于计算过程中数据的临时存储；16路加减器，用于将相对应相位θ与偏差角做差与求和；相位矫正模块将相位矫正至[‑π,π]区间内。本发明通过16路数据并行处理运算，同时采用全
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117669459A
(43)申请公布日2024.03.08
(21)申请号202311597468.9
(22)申请日2023.11.28
(71)申请人复旦大学
地址200433
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