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第7章ASIC逻辑综合6、选择wireload模型DesignCompiler使用wireload模型对布局布线之前的电容、电阻和面积进行预估。因为没有布局布线的物理信息的支持，DC只能使用统计得出的wireload模型对线长进行评估，从而计算时序的时延。DC根据fanout的个数来估计每个连接的线长，然后来计算布局和布线上对时序的影响。wireload模型实际上就是描述了fanout和线长之间的关系。DC通过以下方式来选择设计中所需的wireload模型：使用set_wire_load_model设置设计中需要的wireload模型；使用wire_load_selection提供一组wireload模型，供DC在综合中自动选择；使用default_wire_load属性中定义的wireload模型。如果以上3种方式都没有定义，那么就没有wireload模型可供使用，这样综合出来的结果就会十分乐观，显然是和实际情况不符合的。wireload模式定义了如何在子设计中使用wireload模型。单元库中default_wire_load_mode属性定义该模式的默认值。下图是wireload模式的3种方式。top所有的设计包括子设计都使用顶层的wireload模型；enclosed使用包含整个线网的wireload模型；segmented使用包含该线网的wireload模型。（1）设置wireload模式例如，设置wireload模型为my_model,set_wire_load_modelmy_model将wireload模式设为top，使整个设计都使用my_model作为wireload模型：set_wire_load_modetop如将wireload模式设为enclosed，使当前设计下的子设计中，使用包含整个线网的wireload模型：set_wire_load_modeenclosed如将wireload模式设为segmented，便当前设计下的子设计中，使用线网各自所在的wireload模型：set_wire_load_modelsegmented设计中wireload模型的选择取决于设计的需求。在set_wire_load_model之前使用set_wire_load_mode定义wireload模式，然后使用set_wire_load_model设置wire_laod模型，语法如下：set_wire_load_model-namemodel_name[-clustercluster_name][-librarylibrary_name][-min][-max][object_list]例如：dc_shellset_wire_load_model-name“60x60”（2）设置wireload模型7、设置时钟时钟是约束设计的一个主要条件。在同步时序逻辑的设计中，对设计的一个主要要求就是能够在某一频率下工作。同时在DC优化电路的过程中，时钟是重要的参数，因此，在综合时必须设置好时钟参数。时钟树是指从时钟源到各个逻辑单元的时钟端口的时钟路径的总和，因为是由一点到多点的树形结构，所以叫做时钟树。时钟树的综合是由后端的厂商完成的，因为这和最终逻辑的布局布线有关系，所以DC不对时钟树进行处理。在默认的情况下，时钟在综合过程中被视为理想的情况，没有相位的偏移。如果在综合过程中考虑时钟相位的不确定性，可以使用set_clock_uncertainty对时钟的不确定程度预先估计。如果使用手动布置时钟树，必须在综合中将时钟设为dont_touch。（1）时钟树综合中必须对设计建立时钟源，以施加时钟约束。一个时钟的特征有以下几个方面：源点：时钟源是整个时钟树的起点，设计中可以有多个时钟源，它们可以在片内也可以在