EDA实验报告分析和总结.docx

验一:译码器及计数器设计实验

1、实验目的

复习二进制译码器的功能。

学习VHDL语言源程序输入方法。

3)学习VHDL语言源程序检查和修改。

掌握用VHDL语言设计一个3线-8线译码器和六十进制计数器的方法。

掌握VHDL语言编辑器的基本操作。

2、实验内容

本实验给出了有错误的3线—8线译码器的VHDL程序，请采用VHDL编辑器，修改调试程序。

采用VHDL设计方法，设计一个60进制计数器，采用BCD码输出。

3、实验步骤

（一）、3—8译码器

GGCBAYYYYYYYY

G

G

C

B

A

Y

Y

Y

Y

Y

Y

Y

Y

0

X

X

X

X

X

1

1

1

1

1

1

1

1

2、其中XA、B1、CX为三位X二X进制X代码1输1人端1。Y10-Y71是八1个1输出1端，

X X 1 X X X 1 1 1 1 1 1 1 1

G1、G21A、G02B为0

三个0

输入0

控0制端1。只1

有1当

G11＝11，G12A＝10,0G2B＝

1

0

0

0

0

1

1

1

1

1

1

1

0

1

0时，译1译码0

器才0

处于0

工1作状0态。1否则1

、译1

码1器将1处在0

禁1止状1态，

1 0 0 0 1 1 1 1 1 1 0 1 1 1

所有输出端全为高电平。

1 0 0 1 0 0 1 1 1 0 1 1 1 1

3、 1 0 0 1 0 1 1 1 0 1 1 1 1 1

1 0 0 1 1 0 1 0 1 1 1 1 1 1

1 0 0 1 1 1 0 1 1 1 1 1 1 1

（二）、设计一个60进制计数器，采用BCD码输出。

BCD码：用4位二进制数编码表示1位十进制数

一个十进制计数器即为一个4位二进制计数器，若将两个4

位二进制计数器连接起来就可构成100进制以内的计数器。

实验程序

1、3-8译码器

libraryIEEE;

use Uncommentthefollowinglinestousethedeclarationsthatare

-- providedforinstantiatingXilinxprimitivecomponents.

--libraryUNISIM;

entityT138isport(A,B,C,G1,G2A,G2B:instd_logic;

Y:outstd_logic_vector(7downto0));endT138;

architectureBehavioralofT138is

signalD_IN:std_logic_vector(2downto0);begin

D_IN=CBA;

process(D_IN,G1,G2A,G2B)begin

if(G1=1andG2A=0andG2B=0)thencaseD_INiswhen000=Ywhen001=Ywhen010=Ywhen011=Ywhen100=Ywhen101=Ywhen110=Ywhen111=Y=;

whenothers=null;endcase;

elseY=;endif;

endprocess;endBehavioral;

仿真结果：

60进制计数器实验程序：

libraryIEEE;

use

Uncommentthefollowinglinestousethedeclarations

that

are

--

providedforinstantiatingXilinxprimitivecomponents.

--libraryUNISIM;entityjishuqiis

port(clk:instd_logic;en,clr:instd_logic;

q,qd:outstd_logic_vector(3downto0));endjishuqi;

architectureBehavioralofjishuqiissignalco:std_logic;

signalql,qh:std_logic_vector(3downto0);begin

q(3)=qh(3);

q(2)=qh(2);

q(1)=qh(1);

q(0)=qh(0);

qd(3)=ql(3);

qd(2)=ql(2);

qd(1)=ql(1);

qd(0)=ql(0);P1:process(clk,en,clr)

begin