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实验课三组合逻辑的设计
1、 使用互补CMOS，实现逻辑表达式：
X?((A?B)(C?D?E)?F)G
并要求每条上拉及下拉通路单一串联通路(不包含任何形式的器件并联)的等效电阻与具有下述尺寸的单位反相器相同（所有管子的沟道长度取0.5um）：
NMOS：W/L=1um/0.5um；PMOS：W/L=3um/0.5um；
①什么样的输入组合可以使所设计的逻辑电路具有最好及最差的上拉特性？什么样的输入组合可以使其具有最好及最差的下拉特性？
X?(AB?CDE)F?G所得电路如下：
VDD
VDD
G
A
B
F
C
D
E
OUT
F
C
G
A
D
B
E
则 具 有 最 好 上 拉 特 性 组 合 为
0011110 ?0000000
具 有 最 好 下 拉 特 性 组 合 为
ABCDEFG
ABCDEFG
1011010-------?1111111
具有最差 上 拉 特 性 组 合 为 ABCDEFG1111111 ?1011010
具有最差 下 拉 特 性 组 合 为 ABCDEFG0000000 ?0011110
②在输出端接一个10pF的电容，通过仿真确定最好及最差情况
下T
PHL
及T，(仿真时可采用10ns的上升/下降时间)
PLH
答：仿真所得时间为：
tdelay1= 2.1641E-08 targ= 3.2662E-07 trig=3.0498E-07
tdelay2= 1.1125E-08 targ= 8.1615E-07 trig=8.0502E-07
tdelay3= 3.3396E-08 targ= 6.3838E-07 trig=6.0498E-07
tdelay4= 2.4491E-08 targ= 1.2951E-07 trig=1.0502E-07
即最好上拉为：2.1641E-08s最好下拉为：1.1125E-08s
最差上拉为：3.3396E-08s最差下拉为：2.4491E-08s
仿真波形如下：
附：源代码如下：
.TITLE1.2UMCMOScombinationallogic
.optionsprobe
.optionstnom=25
.optionsingold=2limpts=30000method=gear
.optionslvltim=2imax=20gmindc=1.0e-12
.protect
.libF:\SPICE\cmos25_level49.libTT
.vecF:\SPICE\no4\3\TT.vec
.unprotect
.globalvdd
MpG1 G VDD VDD PMOS W=6u L=0.5u
MpF
OUT
F
1
1
PMOS
W=6u
L=0.5u
MpA
2
A
1
1
PMOS
W=12u
L=0.5u
MpB
2
B
1
1
PMOS
W=12u
L=0.5u
MpC
OUT
C
2
2
PMOS
W=12u
L=0.5u
MpD
OUT
D
2
2
PMOS
W=12u
L=0.5u
MpE
OUT
E
2
2
PMOS
W=12u
L=0.5u
MnF
OUT
F
3
3
NMOS
W=2U
L=0.5U
MnG
OUT
G
0
0
NMOS
W=1U
L=0.5U
MnC
3
C
4
4
NMOS
W=6U
L=0.5U
MnD
4
D
5
5
NMOS
W=6U
L=0.5U
MnE
5
E
0
0
NMOS
W=6U
L=0.5U
MnA
3
A
6
6
NMOS
W=4U
L=0.5U
MnB
6
B
0
0
NMOS
W=4U
L=0.5U
CLOUT 0 10PF
VVDD VDD 0 2.5V
.TRAN 1N 1U
.measuretrantdelay1trigv(E)val=1.255 FALL=1
+ targv(out)val=1.255 RISE=1
.measuretrantdelay2trigv(E)val=1.255 RISE=3
+ targv(out)val=1.255 FALL=3
.measuretrantdelay3trigv(E)val=1.255 FALL=2
+ targv(out)val=1.255 RISE=2
.measuretrantdelay4trig
+ targv(out)val=1.255
.op
v(E)val=1.255
FALL=1
RISE=1
V(OUT)
.PRINT V(E)
.end
TT.VEC文件如下：radix 11
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