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数字电子钟设计实验报告

实验项目名称：数字电子钟的设计

实验项目性质：普通试验

所属课程名称：VHDL程序设计

实验计划学时：4学时

一、实验目的

掌握VHDL程序设计方法

二、实验内容和要求

能够实现小时（24进制）、分钟和秒钟（60进制）的计数功能

具有复位功能

功能扩展：具有复位、整点报时提示、定时闹钟等功能

在软件工具平台上，进行VHDL语言的各模块编程输入、编译实现和

仿真验证。

三、实验主要仪器设备和材料

计算机

四．设计思想

1、计数模块：

Q0为六十进制计数，代表秒计数，当Q059时，每逢一个时钟上升沿Q0增加1，

直到当Q0=59时，再逢一个时钟上升沿，立即输出高电平至进位CLK1。

使得CLK1为一个60秒为周期的时钟，作为六十进制分计数Q1时钟。同理，当Q159

时，每逢一个时钟上升沿Q1加1，直到当Q1=59，再逢一个时钟上升沿，立即输出高电

平到进位CLK2。

CLK2是一个60分钟为周期的时钟，作为二十四进制时计数Q2的时钟。

2、复位模块：

分别在秒，分，时计数模块语句之前加入一个判断语句IFRST=‘0，如果复位输

入RST为0则跳过计数模块，不为0则运行计数模块。

3、整点报时模块：

判断秒，分计数是否都为0，【】，如果是，则令报

时ALM0输出为1，不是则输出为0。

4、定时闹钟模块：

用户设定闹钟DS（秒）,DF（分）,DM（秒）的输入，当它们都等于输出的Q1(分)，

Q2（时）数值时，则令闹钟ALM1输出为1，否则输出为0。

五、源程序

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYclockIS

PORT(CLK,RST:INSTD_LOGIC;

CLK1,CLK2:INOUTSTD_LOGIC;

CLK3:OUTSTD_LOGIC;

S:OUTSTD_LOGIC_VECTOR(4DOWNTO0);

F,M:OUTSTD_LOGIC_VECTOR(5DOWNTO0);

DS:INSTD_LOGIC_VECTOR(4DOWNTO0);

DF,DM:INSTD_LOGIC_VECTOR(5DOWNTO0);

ALM0,ALM1:OUTSTD_LOGIC);

ENDclock;

ARCHITECTUREoneOFclockIS

BEGIN

PROCESS(CLK,RST)

VARIABLEQ0:STD_LOGIC_VECTOR(5DOWNTO0);

VARIABLEQ1:STD_LOGIC_VECTOR(5DOWNTO0);

VARIABLEQ2:STD_LOGIC_VECTOR(4DOWNTO0);

BEGIN

IFRST=0THENQ0:=(OTHERS=0);

ELSIFCLKEVENTANDCLK=1THEN

ELSECLK1=0;

ENDIF;

IFQ059THENQ0:=Q0+1;

ELSEQ0:=(OTHERS=0);

ENDIF;

ENDIF;

IFRST=0THENQ1:=(OTHERS=0);

ELSIFCLK1EVENTANDCLK1=1THEN

ELSECLK2=0;

ENDIF;

IFQ159THENQ1:=Q1+1;

ELSEQ1:=(OTHERS=0);

ENDIF;

ENDIF;

IFRST=