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本发明公开了一种多片FPGA时钟分组动态配置板卡击配置方法，涉及SoC验证领域，包括：主FPGA和子FPGA；主FPGA和子FPGA均各自包括：SceMI模块、时钟配置模块和待测设备；SceMI模块向时钟配置模块发送SceMI总线传输的时钟配置信息，时钟配置模块向待测设备发送时钟配置信号；主FPGA还包括：待测设备启动单元、用户启动单元和或非门；待测设备启动单元和用户启动单元连接或非门的输入端，或非门的输出端连接所有时钟配置模块发送时钟控制信号，时钟控制信号包括组别信息和启动信息；启动信息为tu
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117875241A
(43)申请公布日2024.04.12
(21)申请号202410041561.X
(22)申请日2024.01.11
(71)申请人南方电网电力科技
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