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所有存在大电流通过的情况)。58金属层dummy要和金属走向一致，即如果

所有存在大电流通过的情况)。58金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也

不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积

能力最强。15接出去的线拉到cell边缘,布局时记得留出走线空间。16金属连线不宜过长。17电容一般

5使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏。

1查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025。

2Cell名称不能以数字开头.否则无法做DRACULA检查。

3布局前考虑好出PIN的方向和位置。

大家在初步确认pad的位置之后，最好先出一个pad坐标给封装厂仿真一下，免得最后不行返工。

4布局前分析电路，完成同一功能的MOS管画在一起。

5对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。

6对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开。混合信号的电路尤其注意这点。

7在正确的路径下(一般是进到~/opus)打开icfb.

8更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错。最好每个library独立，虽然浪费点空间，但是不宜出错。

9将不同电位的N井找出来。布局时注意:

10更改原理图后一定记得checkandsav

11完成每个cell后要归原点。

原点可以与物理图层相交或者相切，即从原点的x和y轴两条线看过去，线上都要有图形。如果不这样

的话，可能导致最后的整体版图时期间边框冲出芯片的尺寸范围，会给跟mask厂的沟通带来麻烦。

12DEVICE的个数是否和原理图一致(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一致。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关)。

13如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。

14尽量用最上层金属接出PIN。

干扰最小，电阻最小，同样宽度过电流能力最强。

15接出去的线拉到cell边缘,布局时记得留出走线空间。

16金属连线不宜过长。

17电容一般最后画，在空档处拼凑。

并不是所有电容都可以拼凑，请先和电路设计工程师确认，把要求不太高的留在最后。

18小尺寸的mos管孔可以少打一点。

19LABEL标识元件时不要用y0层，mapfile不认。

20管子的沟道上尽量不要走线;M2的影响比M1小。如果不可避免，尽量让匹配的管子上走线一致。

21电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联。

22多晶硅栅不能两端都打孔连接金属。

23栅上的孔最好打在栅的中间位置。

24U形的mos管用整片方形的栅覆盖diff层,不要用layergeneration的方法生成U形栅。

25一般打孔最少打两个。

26Contact面积允许的情况下,能打越多越好，尤其是input/output部分，因为电流较大。但如果contact阻值远大于diffusion则不适用。传导线越宽越好,因为可以减少电阻值，但也增加了电容值。

27薄氧化层是否有对应的植入层。

28金属连接孔可以嵌在diffusion的孔中间。

29两段金属连接处重叠的地方注意金属线最小宽度。

IVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE

IVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACT

的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联。2