VHDL与数字集成电路设计VHDL3-1.pptVIP

第三章时序逻辑的设计优化VHDL与数字集成电路设计2storagemechanisms?positivefeedback?charge-based

锁存器：电平敏感时序逻辑电路类型存放器：边沿敏感DClkQClkDQDClkQClkDQ

锁存器类型

基于锁存器的设计Nlatchistransparent

whenf=0Platchistransparent

whenf=1NLatchLogicLogicPLatchf

时间约束tCLKtDtc2qtholdtsutQDATASTABLEDATASTABLERegisterCLKDQ

正反响与双稳态Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1

双稳态Gainshouldbelargerthan1inthetransitionregion

根本锁存器电路DCLKCLKDConvertingintoaMUXForcingthestate(canimplementasNMOS-only)

多路选择器锁存器Negativelatch(transparentwhenCLK=0)Positivelatch(transparentwhenCLK=1)CLK10DQ0CLK1DQ

具体电路

主从存放器Twooppositelatc