VHDL与数字集成电路设计VHDL3-1.pptVIP

第三章时序逻辑的设计优化VHDL与数字集成电路设计2storagemechanisms?positivefeedback?charge-based

锁存器：电平敏感时序逻辑电路类型存放器：边沿敏感DClkQClkDQDClkQClkDQ

锁存器类型

基于锁存器的设计Nlatchistransparent

whenf=0Platchistransparent

whenf=1NLatchLogicLogicPLatchf

时间约束tCLKtDtc2qtholdtsutQDATASTABLEDATASTABLERegisterCLKDQ

正反响与双稳态Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1

双稳态Gainshouldbelargerthan1inthetransitionregion

根本锁存器电路DCLKCLKDConvertingintoaMUXForcingthestate(canimplementasNMOS-only)

多路选择器锁存器Negativelatch(transparentwhenCLK=0)Positivelatch(transparentwhenCLK=1)CLK10DQ0CLK1DQ

具体电路

主从存放器TwooppositelatchestriggeronedgeAlsocalledmaster-slavelatchpair

具体电路Multiplexer-basedlatchpair

建立时间

降低时钟负载的主从存放器

RS触发器

带有时钟控制的RS触发器Cross-coupledNANDsAddedclock

不同的状态储存机制DCLKCLKQDynamic(charge-based)Static

C2MOS存放器

施密特触发器VTCwithhysteresisRestoressignalslopes

CMOS施密特触发器Movesswitchingthresholdofthefirstinverter

CMOS施密特触发器2

数据存放器及相关电路最快数据传递：时钟周期

数据存放器及相关电路最快数据传递时间：时钟周期

在输入端添加控制电路，构成其他类型的触发器D触发器的控制与扩展数据存放器及相关电路

数据存放器及相关电路D触发器的控制与扩展

并行存放与移位存放数据存放器及相关电路

多功能移位存放器数据存放器及相关电路

第四章算数逻辑单元4.1加法器4.2乘法器VHDL与数字集成电路设计

加法器设计加法运算从最低位开始，逐步向高位进行；每一位相加时，产生1位结果〔s〕，同时产生1位进位〔c〕；最低位相加时，只需要考虑2个数据的相加：半加；其余位相加时，需要考虑3个数据的相加：全加。4.1加法器、算数逻辑单元

加法器设计半加器4.1加法器、算数逻辑单元

加法器设计全加器4.2加法器、算数逻辑单元

利用半加单元设计全加器4.2加法器、算数逻辑单元

可扩展的串行加法器：采用全加器级联构成4.2加法器、算数逻辑单元

4位串行加法器：ASIC设计第1级采用半加；最高级取消进位。4.2加法器、算数逻辑单元

36Full-Adder

37TheBinaryAdder

38ExpressSumandCarryasafunctionofP,G,DDefine3newvariablewhichONLYdependonA,BGenerate(G)=ABPropagate(P)=A?BDelete=ABCanalsoderiveexpressionsforSandCobasedonDandPPropagate(P)=A+BNotethatwewillbesometimesusinganalternatedefinitionfor

39TheRipple-CarryAdderWorstcasedelaylinearwiththenumberofbitsGoal:Makethefastestpossiblecarrypathcircuittd=O(N)tadder=(N-1)tcarry+tsum

40ComplimentaryStaticCMOSFullAdder28Transistors

41InversionProperty

42MinimizeCriticalPathbyReducingInverti