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Veirlog常用语法与句法

●块Moduleendmodule顺序模块beginend和同时执行模块forkjoin如fork#dout=dinjoin相对开始延时一个时间单位

●信号：连线（wire）、寄存器（reg[5:0]）、6‘b000000.整型（integer）、实型（real）和时间（time如‘timescle10ns/10ns）双向（inout）。

●敏感信号的操作always@(posedgesclkornegedgerst)

或者always@(posedgesys_clk，negedgerst)新版本2001

或者如always@*out=a+b;新版本2001

●assignclk=Mega_cnt[4]assign{cout,sum}=ina+inb+cin;

●initial块语句预always语句类似，不过在程序中它只执行1次就结束了

如initialbeginout=8end

●参数型parameterIDLE2b01;parameter常量定义关键字

●模块调用和构建如moduletopram#(10,8)ram1(input1,…output1…output2);endmodule

或用元件例化实现：与门例化一个3输入端与门andmyand3(y,a,b,c);

●标量：一位宽的wire或reg型数据，矢量：指定范围位宽的wire或reg型数据。

三VerilogHDL的词法

1）、常数：未知x和高阻z。b（二进制），d（十进制），h（十六），o（八进制）。

2）、1.算术操作符+（加）、-（减）、*（乘）、/（除）、%（求余）。2.逻辑操作符（逻辑与）、||（逻辑或）、！（逻辑非）

3.位运算：~（按位取反）、（按位与）、|（按位或）、^（按位异或）、^~或~^（按位同或）。

4.关系操作符：（小于）、（小于等于）、（大于）、（大于等于）。

5.等式操作符：（等于）、！（不等于）、（全等）、！（不全等）。结果也是1位逻辑值

6.缩减操作符：（与）、~（与非）、|（或）、~|（或非）、^（异或）、^~或~^（同或）。运算结果有1位1或0。设A=8’则A=0（在与缩减运算中，只有A中的

数字全为1时，结果才为1）；

7.转移操作符：（右移）、（左移），操作数n

8.条件操作符：？操作数=条件？表达式1：表达式2；

9.位并接操作符：｛｝

格式为｛操作数1的某些位，操作数2的某些位，…，操作数n的某些位｝10系统任务$

●用于门级描述关键字包括：not（非门）、and（与门）、nand（与非门）、or（或门）、nor（或非门）、xor（异或门）、xnor（异或非门）、buf（缓冲器）以及bufif1、

bufif0、notif1、notif0等各种三态门。

●case语句

case(表达式)

选择值1:语句1;选择值n:

default:语句n+1;

endcase

ifelse

●循环语句包含for语句、repeat语句、while语句和forever语句4种。for语句的语法格式为

integern;

always@(a)beginout=0;for(n=0;n8;n=n+1)out=out^a[n];end

●repeat语句

repeat（循环次数表达式）语句；integern;always