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常⽤电路设计之分频器的设计

引⾔

分频器在实际数字电路设计中是最基础的，也是最重要的。常见的分频器主要有偶数倍分频器，奇数倍分频器，半整数倍分频器，任意

⼩数倍分频器等。本⽂主要对最常⽤的偶数倍分频器和奇数倍分频器展开介绍。

1、偶数倍分频器

偶数倍分频器通过计数器可以很简单的实现。基本原理就是如果要进⾏N倍偶数分频，那么就可以利⽤待分频的时钟触发计数器，当计

数器从0计数到N/2-1的时候，输出时钟翻转⼀次，并复位计数器，这样循环往复，就可以得到N倍偶数分频，如下图所⽰就是⼀个标准的4

分频时序图。

2、奇数倍分频器

奇数倍分频器通过计数器也很容易实现。对于占空⽐为⾮50%的奇数倍分频⽽⾔，如果要实现N倍奇数分频，那么就可以利⽤待分频时

钟上升沿触发计数器进⾏模N计数，计数到到某个值进⾏时钟翻转，然后再经过(N-1)/2个计数值再进⾏翻转，如下图所⽰为⼀个标准的5倍

占空⽐⾮50%分频器时序图。

如果要实现占空⽐为50%的奇数倍分频，就需要⽤待分频时钟的下降沿去触发计数器，其他原理⼀样，然后将两个时钟相或即可，如

下图所⽰为⼀个标准的5倍占空⽐50%分频器的时序图。

3、Verilog代码分享

顶层⽂件：

modulefre_div(

//systemsignals

inputclk,

inputrst_n,

//

outputregfre_div_4,

outputregfre_div_5_1,

outputregfre_div_5_2,

outputfre_div_5_3

);

reg[0:0]count_4;

reg[2:0]count_5_1;

reg[2:0]count_5_2;

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)begin

//reset

count_4=1d0;

end

elsebegin

if(count_4==1d1)

count_4=1d0;

else

count_4=count_4+1b1;

end

end

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)begin

//reset

fre_div_4=1b0;

fre_div_4=1b0;

end

elseif(count_4==1d1)

fre_div_4=~fre_div_4;

else

fre_div_4=fre_div_4;

end

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)

count_5_1=3d0;

elsebegin

if(count_5_1==3d4)

count_5_1=3d0;

else

count_5_1=count_5_1+1b1;

end

end

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)

fre_div_5_1=1b0;

elsebegin

if(count_5_1==3d1)

fre_div_5_1=~fre_div_5_1;

elseif(count_5_1==3d3)

fre_div_5_1=~fre_div_5_1;

else

fre_div_5_1=fre_div_5_1;

end

end

always@(negedgeclkornegedgerst_n)begin

if(!rst_n)

count_5_2=3d0;

elsebegin

if(count_5_2==3d4)

count_5_2=3d0;

else

count_5_2=coun