《可编程逻辑器件及应用》课程实验报告 凌智城 201806061211_实验一.pdfVIP

《可编程逻辑器件及应用》

课程实验报告

学生姓名凌智城

指导教师龚树凤

专业班级通信工程1803班

培养类别全日制本科

所在学院信息工程学院

提交日期2021年1月4日

浙江工业大学本科课程实践

（完成正文后，再根据实际页码对目录页码进行补正）

目录

（目录内容可以根据个人实际情况，适当调整）

实验一：常用组合逻辑、时序逻辑电路的设计与仿真1

1.1计数器1

1.2分频器1

实验二：加法器的设计与仿真2

2.11位半加器的设计与仿真2

2.28位全加器的设计与仿真2

实验三：UART串口发送/接收器的设计与仿真3

3.1设计任务

3.2设计方案3

3.2VerilogHDL源代码3

3.3实验结果与分析3

实验四：交通灯控制系统的设计与实现4

4.1设计任务4

4.2设计方案4

4.3VerilogHDL源代码4

4.3实验结果与分析4

实验总结7

实验改进建议8

II

浙江工业大学本科课程实践

实验一：常用组合电路、时序逻辑电路设计

1.1计数器

1.1.1设计任务

使用Modelsim软件设计同步置数、同步复位功能的6位二进制

计数器，并完成仿真验证。

1.1.2设计思路与原理

输出out，输入数据data，置数信号load，时钟lck，清零rst

采用同步置数同步复位的方法，若达到clk上升沿，此时rst为

低电平则计数器清零，否则若load为高电平表示允许置数，将data

赋值给out，其他情况均为out=out+1即正常计数状态。

学号为201806061211，故在testbench中设置置数信号来临之

前data=4’b1011即十进制的十一，等load信号来临之后置给out

1.1.3Verilog源代码与注释

modulecount6(out,data,load,clk,rst);

output[5:0]out;

input[5:0]data;

inputload,clk,rst;

reg[5:0]out;

always@(posedgeclk)

if(!rst)//同步复位

out=6b0000;//如果有rst为0则清零

elseif(load)//同步置数

out=data;//如果load为1则置数

else//不是上述情况则+1

out=out+1;

endmodule

1

浙江工业大学本科课程实践

`timescale10ns/1ns

modulecount6_tp;

reg[5:0]data;//输入为reg型

regload,