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《可编程逻辑器件及应用》

课程实验报告

学生姓名凌智城

指导教师龚树凤

专业班级通信工程1803班

培养类别全日制本科

所在学院信息工程学院

提交日期2021年1月4日

浙江工业大学本科课程实践

实验二：加法器的设计与仿真

2.11位半加器的设计与仿真

2.1.1设计任务

完成第十二章12.3节半加器设计内容，完成设计输入、编译、时间约束设

置，功能仿真，管脚分配。

2.1.2设计思路与原理

一位半加器有两输入两输出，输入为两个数据位相加，没有进位输入，输

出为一个数据位一个进位，实现一位二进制加法。其中a，b为输入，cout为进

位输出，sum为和输出。

一位半加器真值表

absumcout

0000

0110

1010

1101

2.1.3Verilog源代码与注释

moduleh_add(cout,sum,a,b);

outputcout,sum;

inputa,b;

wirecout,sum;

assign{cout,sum}=a+b;//用assign进行线网赋值

endmodule//{}为连接符号

`timescale100ps/10ps

moduleh_add_vlg_tst();

rega,b;

wirecout,sum;

h_addi1(cout,sum,a,b);

parameterperiod1=50,period2=100;//period1为a的周期

parameterpulse=40;//period2为b的周期pluse重复四十次

initial

begin

a=1b0;

1

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repeat(pulse)

#(period1/2)a=~a;

end

initial

begin

b=1b0;

repeat(pulse)

#(period2/2)b=~b;

end

endmodule

2.1.4仿真结果与分析

a，b为输入位，testbench设置a翻转周期50，b反转周期为100，在无时序延

迟影响下，可从图中直观看出符合半加器设计要求。

图2-11位半加器的功能仿真截图

2

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图2-21位半加器的时序仿真截图

时序仿真使用布局布线后器