第十三章 时序逻辑电路习题及答案.docxVIP

第十三章时序逻辑电路习题及答案

一、填空题

1、数字逻辑电路常分为组合逻辑电路和 两种类型。

2、时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有关，而且与 有关。

3、时序逻辑电路由 两大部分组成。

4、时序逻辑电路按状态转换来分，可分为 两大类。

5、时序逻辑电路按输出的依从关系来分，可分为 两种类型。

6、同步时序电路有两种分析方法，一种是 另一种是 。

7、同步时序电路的设计过程，实为同步时序电路分析过程的 过程。

8、计数器种类繁多，若按计数脉冲的输入方式不同，可分 两大类。

9、按计数器进制不同，可将计数器分为 。

10、按计数器增减情况不同，可将计数器分 。

11、二进制计数器是逢二进一的，如果把n个触发器按一定的方式链接起来，可枸成 。

12、一个十进制加法计数器需要由 J-K触发器组成。

13、三个二进制计数器累计脉冲个数为 ；四个二进制计数器累计脉冲个数为 。

14、寄存器可暂存各种数据和信息，从功能分类，通常将寄存器分

为

。

15、数码输入寄存器的方式有

；从寄存器输出数码的方式

有 。

16、异步时序逻辑电路可分为

和

。

17、移位寄存器中，数码逐位输入的方式称为

18、计数器可以从三个方面进行分类：按

_

。

_方式，按 方式，按

方式。

19、三位二进制加法计数器最多能累计个脉冲。若要记录12个脉冲需要 个触发器。

20、一个四位二进制异步加法计数器，若输入的频率为6400HZ，在3200个计数脉冲到来后，并行输出的频率分别为 HZ， HZ， HZ， HZ。一个四位二进制加法计数器起始状态为1001，当最低位接收到4个脉冲时，各触发器的输出状态是：Q0为

；Q1为；Q2为；Q3为。

21、时序逻辑电路的特点是：任意时刻的输出不仅取决于 ，而且与电路的

有关。

22、寄存器一般都是借助有 功能的触发器组合起来构成的，一个触发器存储 二进制信号，寄存N位二进制数码，就需要个触发器。

23、寄存器的主要任务是存储 或 ，通常 所存储的内容进行处理。

24、具有移位功能的寄存器，叫做 ，它又可分为 、 和 寄存器。

25、四位右移移位寄存器，在四个CP周期里，输入的代码依次为1011，经过三个CP周期后，有位代码被移入移位寄存器中，串行输出的状态是，并行输出的状态是 。

二、 选择题

1、时序逻辑电路可由（ ）组成。

A、门电路 B、触发器或门电路 C、触发器或触发器和门电路的组合

2、时序电路输出状态的改变（ ）

A、仅与该时刻输入信号的状态有关 B、仅与时序电路的原状态有关C、与A，B都有关

3、寄存器在电路组成上的特点是（ ）

A、有CP输入端，无数码输入端 B、有CP输入端和数码输入端C、无CP输入端，有数码输入端

4、数码可以串行输入、串行输出的寄存器有（ ）

A、数码寄存器 B、移位寄存器 C、二都皆可5、计数器在电路组成上的特点是（ ）

A、有CP输入端，无数码输入端 B、有CP输入端和数码输入端C、无CP输入端，有数码输入端

6、通常计数器应具有（ ）功能。

A、清0、置数、累计CP个数 B、存、取数码 C、两都皆有7、按计数器的进位制或循环模数分类，计数器可分为（ ）计数器。

A、加法、减法及加减可逆 B、同步和异步 C、二、十和M进制8、有一组代码需暂时存放，应选用（）

A、计数器 B、寄存器

9、清零后的四位移位寄存器，如果要将四位数码全部串行输入，需配合CP脉冲数为（）A、2； B、8 C、4。

10、构成同步二进制计数器一般应选用的触发器是（）A、D触发器；B、R-S触发器C、J-K触发器。

11、构成四位寄存器应选用（）

A、二个触发器 B、四个触发器

12、下图所示电路中，属于时序电路的图是（）A、图a B、图b

13、下图所示电电路中，属于异步时序电路图（）A、图a B、图b

14、某同步时序电路的状态转换图如下题所示，该时序电路是（）

A、同步五进制计数器；B、同步四进制计数器；C、同步八进制计数器

15、全加器可以用两个半加器和一个（ ）门组成。

A、三态 B、或非 C、异或 D、或16、（）是时序逻辑电路。

A、移位寄存器 B、译码器 C、加法器 D、数码显示器17、计数器除了可以计数外还可以作为（）。

A、译码器 B、寄存器 C、分频器

18、一个四位二进制异步加法计数器用作分频器时，能输出脉冲信号的频率有（）。A、八种 B